Добрый день, коллеги.
В работе проект, содержащий SoC Zynq 7000, DDR3 800MHz, Ethernet 1G.

Хочется услышать мнение и критику от более компетентных товарищей: надеюсь, у вас найдется свободная минута взглянуть на StackUp и на посчитанный импеданс в контексте удобства и качества трассировки DDR3.

Также дополнительный вопрос касательно Altium: изначально считал импеданс в Si9000, потом попробовал задать в правилах САПР импеданс, и выяснилось, что Si и Altium дают разные результаты. Например, при заданном стекапе и 40 Омах поляр дает для обоих слоев ширину проводника ~0.16мм.
Альтиум же предлагает для внешних слоев 0.137мм, для внутренних 1.181мм
Кому верить?

И еще маленький вопросец: можно ли в моем случае спокойно довериться технологии Via-In-Pad при проектировании и разместить Via 0.4x0.2 прямо на пады Zynq и DDR чипов?

Заранее спасибо!



upd: черт, только сейчас заметил, что есть специальный подраздел именно для этих целий. Прошу модераторов меня извинить и перенести топик.

Стек не самый лучший на самом деле.
1. Во первых толщина препрега на внешних слоях. Меньше 75мкм Вам никто просто не сделает, да и эти 75 предел.
Это зависит и от толщины меди и от возможностей препрега.
Поэтому закладывайте 85..105мкм. Ширина трассы останется той же потому что
a) реальная толщина трассы на внешних слоях будет 43мкм из за металлизации, а не 18мкм. Это точные цифры для меди 18мкм.
б) во всех расчетах надо закладывать подтрав, и давать две ширины, полную ширину и уменьшенную на половину меди.
Для внешних слоев трасса будет 0.16/0.14 в расчетах, для внутренних 0.16/0.15


2. Когда Вы делаете stripline где один из опорных слоев VCC, и он будет скорее всего нарезкой из разных планов питания.
Чтобы он не мешал Вашей трассе, расстояние до него должно быть 3 раза больше чем до второго опорного GND.
Вы сделали с точностью до наоборот.
Поэтому предлагаю сделать Prepeg2 и Prepreg 4 по 0.3мм, а ядра 4 и 7 по 0.1мм.
3. Препрег между слоями GND и VCC должен быть минимальным, чем он меньше, тем лучше. И если есть возможность сделать
его 100мкм или даже 75мкм, то лучше так и сделать. Пускай будет 100.

Итог, делаем препреги на внешних слоях 100u, на внутренних слоях диэлектрики 120/350, между силовыми планами 100u.


Итого стек становится таким ( 43u медь 43мкм, P100u Prepreg 100u, C100u Core 100u):
43u/P100u/35u/C120u/18u/P350u/35u/P100u/35u/P350u/18u/C120u/35u/P100u/43u


И да, Polar считает точно, надо только цифры закладывать нормальные.

День добрый.
По поводу via-in-pad: а в чём необходимость данной технологии? Корпус BGA с шагом менее 0.8 мм? Или размер платы очень маленький?
Я стараюсь данные отверстия использовать только в крайнем случае.
Посмотрел описание на микросхему: шаг 0.8 и 1.0 мм. Я бы в первую очередь смотрел на стандартные переходные.

agregat, спасибо за развёрнутый ответ!


Прояснил этот вопрос: питерский Резонит сказал, что действительно 0.06 препрег они поставить не могут, зато могут поставить core 0.06, т.е. просто нужно сменить очередность диэлектриков (не пре-кор-пре-..., как сейчас, а кор-пре-кор-...).


Именно поэтому планировал на опорном Vcc 1 сделать в области DDR3 плейн без разрывов 1.5В.


Да, распределенная емкость... Этим советом 100% воспользуюсь, спасибо.
Насчет остального - подумать надо.

vicnic, приветствую.

Да скорее критична скорость разработки и работоспособность прототипа, а в 8-ми слоях с via-in-pad можно быстро и безболезненно выполнить трассировку с учетом всех правил.


Почему? Не доверяете им?
Вчера поговорил со знакомым, который это применял несколько раз в последних проектах - нареканий не было.

А разницы в падах или сбоку в принципе никакой. Сетка переходных будет такой же, только сдвинутой с падов. В чем безболезненность и скорость?

Uree, так ведь при via-in-pad разблокируется top (ну или bot, смотря где микросхема стоит) слой для трассировки, поскольку с него уходят "dog-bones".
Я именно по этой прчине и пытаюсь родить такой стекап, где волновое для верхнего слоя будет соблюдаться для трассы <0.2, чтобы можно было протащить эти трассы между via. Отсюда такой тонкий препрег на верхних слоях.

Отдельные трассы можно вытягивать и без VIA-in-PAD, и стэк не нужно делать нереальный, достаточно сделать сужение на участке между падами.
Да и в памяти всего три ряда пинов по каждой стороне, там все выводится без хитрых комбинаций. Тем более ВИА между падами расширяют зону трассировки под чипом.

Ну, тут вопрос неоднозначный.
Мне критически важна работоспособность, соответственно я закладываю максимальный запас и опасаюсь любых ненужных неоднородностей в трассах в виде тех же сужений.
В памяти всего три ряда, да, а в Zynq - больше.
К тому же коль скоро технология рабочая (судя по отзывам) и прибавляет лишь 10% к стоимости, то и спорить не о чем особо.

Кстати, а чем 8 слоев с контролем импеданса - нереальный стек?

Ну если постараться, то все можно сделать неработоспособным... но заужения на коротких расстояниях еще ни одну плату не сделали нерабочей. Гайды смотрели? Там длины neck-участков обычно ограничиваются на уровне пары десятков миллиметров. Так что да, спорить не о чем, можно спокойно заужать.
О нереальности я писал в смысле толщин ядер/препрегов. Обычно 0.05-0.07мм диэлектрики используют либо для очень многослойных плат, когда слоев много и их нужно втиснуть с заданную макс. толщину(те же PCI платы), либо для HDI с лазерным сверлением - там чем тоньше препрег, тем лучше.
В вашем случае вообще не нужно, но хозяин - барин. Если серий в десятки тысяч не планируется, то можно вообще не заморачиваться.

У меня есть опыт разработок и производства с разным типом переходных. Я придерживаюсь принципа не усложнять сверх меры.
Если BGA с шагом 0.8 мм и выше, размеры платы не только под компоненты, но и под трассы, то используем dog bone и сквозные. Это дешевле и надежнее.
Я знаю, что не всякое производство возьмется делать по таким требованиям. Плюс обязательно надо переговорить с тем, кто будет отвечать за монтаж.
По поводу структуры слоёв: мне не кажется она плохой, но в любом случае лучше поговорить с конкретным производством, когда вы им все свои требования выложите.

Прошу прощения перепутал uvia и via-in-pad, потер.

Никому и нигде ваши цифры не нужны. Вы все эти конструкции составляете без каких либо оглядок на конкретное производство, потому как если это было бы не так то у вас уже был минимум 1 подготовленный стек от производителя, со всеми результатами расчетов- и не было бы никаких вопросов на форумах. А то что вы показываете на картинках- это бессмысленная трата времени и вообще глупость.



Ага, делали подводную лодку, но потом решили все таки смастерить деревянный катамаран Альтиум не для расчетов- считать надо в соответствующем софте, и полар отличный кандидат.



Запросто- и это будет небесполезно.



Никакого прироста в скорости разводки использование указанной технологии не дает. Может быть прирост в качестве разводке, но не в скорости.



Что вы подразумеваете под фразой "не работают"?



С чего бы это?



Какая связь? С чем? Откуда все эти соотношения?



Вот это вообще не смог осилить- если можно, поподробнее расскажите. Шибко интересно

Ну и фразы про ценообразование комментировать смысла нет- ибо фантазии.

Куча дизайнов доказывют обратное. Почему бы им не работать?



Эм... У Вас под TOP сразу сигнальный слой вместо земли, что ли? Зачем уходить во второй, если нужно в третий.

Разумеется без оглядок на конкретное производство, поскольку плата должна быть собираема на любом серьезном производстве.
Раз трата времени и глупость - чего отвечаете-то тогда?..



Да нет, просто в качестве альтернативы интересно стало, что альтиум предлагает.



Да, согласен. Уже заложился на Via-in-pad.


Ну вот опять. Вам - не дает, а мне даст. Мне проще, когда доп. слой появляется для разводки (в моем случае это TOP, если Via-in-pad заложить).




Почему?


Второй слой у меня земляной плейн. Следующий сигнальный - третий, и он отвязан от первого как раз таки плейном.


Ну, первый производитель, у которого я это выяснял - технолог из Резонита - озвучил 10-15%.

Потому что у автора нигде не сказано о том, что это не сквозные ВИА, а связка blind+burried. Сквозные хоть в падах хоть рядом с ними никак не изменят возможности трассировки. Лазерные снаружи и погребенные внутри - дадут. Включая цену дадут.

Господа Corvus , Uree и EvilWrecker, а можно ли услышать ваше мнение насчет именно StackUp-a?


Еще раз: даже если отсутствуют blind и burried, а используются лишь via-in-pad, это уже дает доп слой для линий: с ними можно прокладывать на TOPе между падами BGA.

Это бред Любые производства совсем не обязательно делают на одних и тех же материалах, мягко говоря. Я уже и молчу про design rules kit



Уже сказано- зря время теряете, нужно связаться с конкретным производством и у них получить эту информацию.



Т.е вы хотите сказать, что для бга 0.8/1мм шаг фанаут догбонами сразу отрежет возможность трассировки на слое где стоит бга? Очень интересно на это посмотреть- как и на via in pad освобождает внешний слой.



В таком случае удивительно что не 20-30%.



Я то как раз времени не теряю

1)Не знаю с кем вы там общались в Резоните, но 10-15% увеличения цены для соотношения площадка/отверстие 0.4/0.2мм - ИМХО это фантастика.
Такое либо лазером - но это глухонемые отверстия и там +100% в гору.
Либо обычным сверлом, но таких Китайцев ещё поискать надо и скока они возьмут за это - ХЗ.
Насколько я понимаю отверстие 0.2 сверлится сверлом 0.25 и при этом по краям площадки остаётся по 75мкм при условии абсолютно точного попадания в центр.
10-15% это за заполнение отверстий смолой и покрытием сверху медью обычно берут, но не за сами переходные с такими параметрами.
Поэтому либо вы сделаете, нормальные переходные вроде 0.47/0.2, но тогда тяжело будет между Via-IN-Pad прокладывать дорожки под BGA, либо с вас возъмут кучу денег за такие нетехнологичные Via.
Проще добавить 2 слоя, тогда получите всего лишь +25% к стоимости.


2)Ещё сразу бросается в глаза, что у вас фольга прыгает по толщине: то 18, то 35 безо всякой закономерности.
Как производители на это посмотрят? Если ядра уже с наклеенной фольгой, то сомневаюсь что с разных сторон ядра разная толщина фольги может быть.
На наружных слоях без разницы, а вот внутренние по 18 мкм некоторые ППП не рекомедуют без надобности использовать,
т.к. соединение переходных отверстий с дорожками на внутренних слоях становится ненадёжным.

Далее, Резонит, скорее всего, не будет заполнять VIP смолой или медью, значит будут дыры до второго слоя диаметром 0.2mm.
Что автоматически означает утекание припоя шарика BGA прямо в эту дыру. Короче надо обратить внимание.

Вам кто-то нашептал такую глупость или сами придумали?



Это где и в каком месте нарушается регулярность?



Via in pad неизбежно предполагает закрытие переходного, иначе это ни разу не via in pad.



Бред. Ядра замечательно сверлятся лазером - делаются любые структуры вплоть до ELIC.



Не бывает stacked via in pad, бывает stacked microvias. Кроме того, чтобы переход с первого на третий слой можно сделать одним микровиа.

Вот тут не соглашусь, определять будет производство, в лучшем случае согласуют с заказчиком, в худшем - сделают сквозные дырки в bga.
На сколько я знаю, на данный момент нет отдельного стандарта IPC с рекомендациями для разработчиков и производств по созданию via-in-pad.
В стандарте IPC-6012 (у меня за 2015 год) есть пункт 3.6.2.18 Material fill of through, blind, burried and microvia structure, для разработчика ни о чём.
Стандарт IPC-2221 ( у меня старый) рекомендаций для разработчиков нет
Есть стандарт IPC-7095, в котором есть пункт 6.3.5 Uncapped via-in-pad and impact on reliability issues. Желающие могут найти сами, будут проблемы - выложу скан. Кратко - сделать можно, но могут быть проблемы при монтаже.
В итоге я считаю, что никакого выигрыша данная технология не даёт, но могут быть проблемы в процессе монтажа. При этом каждое производство может, как заполнять такие отверстия, так и не делать этого, ограничившись нанесением маски с одной стороны. При этом рекомендации будут взяты от производителя материала, который у них есть, т.е. могут отличаться от производства к производству.
И на закуску: делали подобный проект (платы+монтаж). В итоге не уследили: какие-то отверстия не были заполнены пастой и имели сквозное отверстие - паста утекла, шарик превратился в цилиндр.
Поэтому я не применяю в разработках.

Можно не соглашаться с прописными истинами- ваше право . Что касается описанного случая, если производство не согласует выпуск с заказчиком то это самое производство надо посылать в известном направлении.



Потому что смотреть надо в IPC-4761, раздел 5.7 - Filled and Capped Via (Type VII Via).



Вы можете считать что угодно, но данная технологи выигрышная и полезная- если конкретно у вас и/или у вашего производства были/есть проблемы с ней, то ищите подвох на своей стороне. Обобщать свой сарай на весь мир не стоит



Меняйте производителя.

UnDerKetzer, а в каком, кстати, корпусе Цинк? 700+ или 900 пиновом?

У ТС прошу прощения, во всех моих постах я спутал VIP и uVia.
Предыдущие посты потер, чтобы не вводить в заблуждение.

Для обычного VIP если пробивать пады BGA надо обратить внимание на следующее:
1. Надо обязательно заполнить переходные
2. При замене вручную, практически запаять будет сложно, потому что пины питания будут отводить тепло через полигоны.

Это уже другой разговор



и закрывать медью если речь идет о бга



Только если оборудования нет вменяемого или халтура с подогревом.

Как вы, видимо, не заметили, - это именно мнение на основе опыта, без стремления поучения остальных участников дискуссии.
Про стандарт IPC-4761 - спасибо, после "сарая" больше к вам вопросов не имею. Дискуссию со своей стороны закрыл.

Как это не заметил? Еще как заметил- потому и написал предыдущий пост, ибо не было уже сил смотреть на очередной "опыт". Как говорится : "Шпингалеты лопнули.."



Это хорошая новость, полагаю теме только на пользу.

to EvilWrecker

Материал FR-4 даже от разных производителей имеет практически одинаковую сетку толщин диэлектрика, фольги и препрегов. Т.е., конечно, у разных производителей есть свои особенные продукты - у кого-то дополнительно есть очень тонкие ядра, но основная сетка толщин (0.1, 0.15, 0.2, 0.25, 0.3, 0.51, 0.71 и т.д.) а также меди (0.018, 0.035, 0.070, 0.105) - есть всегда.


Уже сказано - неверный это подход. Нужно стараться делать максимально унифицированно, чтобы любой приличный завод мог изготовить плату. А то наладите производство, а цеха сгорят, или закроется фирма, и что - финита ля, поскольку никто больше не может изготовить по вашим требованиям?


Опять 25. Да, именно это я и хочу сказать.
Специально для вас - смотрите аттач.
Дорожка 0.2 (контроль импеданса), виасы 0.2/0.4, провести трассу DQ3 под BGA на топе невозможно (цифра 1), а в случае использования via-in-pad линию DQ2 - возможно.

to VladimirB

Да, с толщинами накосячил, согласен.


Есть в ваших словах истина, но 10 слоев для разводки DDR3 - жирновато... Как-то же упихивают в 4 слоя с контролем импеданса?!..

to agregat

Заполнение смолой, cupping медью сверху - однозначно! Специально уточнил этот момент, со слов технолога - получится абсолютно ровная поверхность пада, не то что отверстия, но даже ямки не будет.


Так вот оно в чем дело . Теперь ясно, а то я два дня понять не могу - что с via-in-pad не так.

to vicnic

Ну, откровенно говоря, тут соглашусь с EvilWrecker: в случаях, когда "недоглядели" или "производитель в неочевидном моменте не обговорил и сделал по-своему" - это, все-таки, косяк заказчика или исполнителя.

Господа, поправил стекап, взгляните, пожалуйста.

p.s. решил получить доп. информацию и забил параметры в Saturn, как результат - разница волнового в 9Ом. И как быть?

Так а что с корпусом?



ЗЫ Так параметры меди мощно разные на картинках от Полара и Сатурна - раз, и Сатурн не учитывает маску - два.
В общем порядок величины Сатурн конечно показывает, но верить могу только Полару.

картинка ни о чем.
На верхнем слое выводятся сигналы с краю от минросхемы, а не от центра.
И в этом случае выйгрыша практически нет. Перерыть иногда могут выводы питания. но это редко бывает

Ах да, пропустил.
FBG484.


Да нет же - одинаковы. Base copper weight в сатурне 0.053мм, T1 в поляре - 0.053. Или я не прав?
Ну да ладно, раз поляру больше веры - я последую вашему примеру.


А для вас не очевидно, что если тянуть от центра, то будет то же самое? Ну может так понятней будет (см. аттач).
Если и сейчас скажите, что выйгрыша нет, то я решу, что вы издеваетесь.

upd. а, я понял о чем вы. Ну, а теперь есть возможность тянуть и от центра, так что - выйгрыш есть. Ладно, закроем уже вопрос via-in-pad, поскольку вроде бы разобрались: стоимость возрастает относителньо не значительно, проблем с монтажом BGA в виде утекания припоя нет, места чуть больше.

Сатурн еще плэйтинг добавлет, так что в сумме больше 70мкм меди у него на картинке.

Ваш случай делается в 8-ми слоях и без ВИП:

Нажмите для просмотра прикрепленного файла

ЗЫ Да и с переходными 0.5/0.2...

Считайте, что издеваюсь.
Дайте картинку, как выводите НАРУЖУ, а не ВНУТРИ.
Внутри обычно питания и масса неиспользуемых выводов. Сигнальные там на внутренних слоях вытягиваются.
На внутренних без разницы, так как количество отверстий от этого не меняется
Вот, все вытянуто на верхнем слое

Может я чего-то не понимаю, конечно, но выглядит как шило на мыло. Так бы в ТОР вышли первые два ряда, а следующие через dog bone и далее во внутренних. А тут наоборот - первые во внутренних, задние в TOP. Суммарно по слоям одно и то же. PROFIT в том, чтобы вытащить дальний ряд именно в TOP?



+1 Переходные в падах и микровиа для этой задачи стоит использовать только в случае, если хочется опыта набраться за счёт работодателя.

+1

Вот именно, что обычно. Вот распиновка, взгляните на пин-аут ДДР контроллера - все собрано в кучу и занимает весь правый верхний квадрант чипа. Оттуда выводить хочется не только по двум внутренним сигнальным слоям, но и по внешним. А чтобы вытянуть по внешним, нужен контроль импеданса 40Ом, а с препрегом в 0.1мм это ширина трассы 0.27мм! Её не вытянуть и с via-in-pad, не говоря о dog-bone.
И как решать эту коллизию с импедансом я вообще не представляю... С одной стороны - тоньше препрег нельзя, с другой - линии по TOP и BOT не тянутся, поскольку толстенные.


Абсолютно справедливо.


А ширина трассы какая? Видимо, 0.1, коль скоро между падами по две линии аж протянуто. И каков импеданс у линии? 70Ом?

Uree, Владимир, Corvus, господа, да я уверен, что все разводится в 8 слоях.
Мне лишь непонятно - как именно. Ведь если 4 плейна, то остается 4 слоя. Внешние не подходят, поскольку оттуда не вытянуть такую толстую трассу, остается 2 внутренних слоя для всех линий (dq, dqs, addr, clock, ctrl).

Толщина- конечно, и плетение тоже. А вот Dk, Df, CTE и еще кое чего до кучи- совсем нет. Не поверите, даже пара из этого списка влияет на дизайн похлеще чем толщина.



Неверный подход предлагаете именно вы- он противоречит здравому смыслу: любой стек всегда нужно уточнять у конкретного производства. Всегда А вы чушь несете какую-то.



Я в принципе понимаю вашу идею на этом скриншоте, однако поддерживаю комментарии Uree, Владимир-а и Corvus отписавшихся на эту тему. Ну и по правде говоря сильно попахивает сферическим дизайном в вакууме. Ну и длина догбона тоже отдельная тема для разговора.



Да можно и 2 при желании и соответствующем дизайне(ключевой момент)- и также будут соблюдены все констрейны. В вашем случае все зависит от того что за компоненты вокруг и как они упакованы- но в целом 8 слоев это нормальный старт. Но не потолок.



А зачем? С учетом частот на которых гоняется ваша память, используйте neck-и, как сказал Uree если не можете нормально вывести. Но все равно мне кажется что с расчетами у вас что-то не так. Ну выведете вы один проводник из центра при VIP- ну и что? Там до кучи еще добра которое надо выводить, целиком эту проблемы вы не решите этой технологией. Тут либо пересматривать нормы, либо расстановку компонентов.

да

Там нет DDR
Только дифпары

Но не в этом дело.
просто как пример вывода на внешнем слое

Отчасти согласен. И кстати вы правы - не поверю.
Проверил: разброс 25% толщины дает импеданс 39.7-53.7, т.е. дельта 14 Ом.
Разброс 25% Dk дает импеданс 43.3-52.5, т.е. дельта 9.2 Ом.
Но влияние серьезное, это факт.


Опять же, согласен от части. Но ведь верно также и то, что 100% закладываться на исключительно одного производителя - тоже не вполне разумно.


Вы правы. Ладно, если вы не против, закрываем вопрос с via-in-pad, и возвращаемся к стек-апу. Я его пересмотрел и согласовал с Резонитом. По-прежнему получаю для трассы 40 Ом на внешнем слое ширину проводника 0.28 - как обойти проблему?


Спасибо. Видимо, буду использовать neck-и, хотя и ОЧЕНЬ не хочется: дело в том, что в литературе я не встречал описания влияния neck-ов на сигнал, выраженного в цифрах, и для меня neck - неоднородность с неясными характеристиками. Да, я интуитивно отдаю себе отчет в том, что три-четыре neck-а влиять критично не должны, но...
По поводу расчетов: ну не знаю... Проверял несколько раз. Взгляните, если не трудно, может что-то увидите (аттач).

Владимир, если бы речь шла об 0.1/0.1, проблемы бы вовсе не было - это трассируется легко. Меня тревожит именно случай с ddr3, где есть требования к импедансу, а импеданс достижим лишь толстенными трассами, поскольку лимит по толщине препрега я уже выработал.

Господа, прошу взглянуть на стек-ап: были внесены правки на основании дискуссии, а также он был предварительно согласован с технологом. Стало ли лучше?

Оно и понято- при ваших цифрах разбег сопоставим или больше технологического разброса по контролю целевого импеданса. В лотерею играете то есть



А это вообще говоря неизбежно в определенном смысле- единственное что хорошо в вашем случае, так это факт того что требуемые цифры в вашей плате можно набрать довольно большой комбинацией материалов.



А вы их длинными не делайте(только в области фанаутов у бга) и сами трассы держите короче. Для ваших скоростей это ничто. Вот если бы был Zynq Ultrascale(MPSOC+) c DDR4, то другое дело совсем.

А какие цифры Резонит дает для 50 Ом?

На картинке стэка тощина фольги VCC слоя 0.35 - думаю стоит поправить)
Ну и на картинке расчета импеданса подтрав аж 130 мкм, если не ошибаюсь - как-то уж очень круто)

Ой, точно, ноль забыл.
Подтрав сделал 50%, пожалуй, можно и поменьше. Впрочем, мало влияет на импеданс.
Спасибо!

Что вы маетесь. Закажите расчет на заводе. многие делают это бесплатно для потенциальных заказчиков.
Например тут для технологии только со сквозными отверстиями, а тут напишите, что вам надо и вам рассчитают, для применяемых у них материалов.
Но лучше сразу на тот завод, с которым вы работаете.
Там учтут и с учетом прессования и прочих технологических уловок для выдержки нужного волнового сопротивления.

to EvilWrecker

Посмотрим, быть может, проще пойти на компромисс с волновым: задаться 45-ю омами и тянуть без неков вовсе.
Кстати, коль скоро вы упомянули: как же тогда решается трассировка Ultrascale с DDR4 в таком случае? Тупо количеством слоев?


Да, вероятно, вы правы, этот путь оптимален. Спасибо.

И спасибо всем ответившим, искренне признателен за критику, советы и наставления.

Владимир, вопрос к вам как к модератору: можно ли будет в этой же теме попросить покритиковать саму трассировку, или же лучше следует создать новый топик?

Я не модератор этой темы.
Формально тема лежит там где нужно.
Но ее могут не заметить нужные люди, так как в названии топика не указано обсуждение топологии.
я бы посоветовал сделать отдельный, или воспользоваться одним из таких. Тут часто спрашивают.

Вы 50 Ом посмотрите цифры сперва.



Если это вопрос "общий": у цинков с ддр4 очень большая скорость, гораздо больше чем у вас - ерундой всякой уже не набалуешься Там подбор материалов и расчет стека(а также крайне желательно- прогон на анализ целостности сигналов) имеют абсолютно критическое значение. Причем с такими скоростями либо обратное сверление либо HDI вас не минует.

В альтии для BackDrill приходиться создавать фейковые диаметры отверстий и потом править drill файл, очень нудно.
Кстати, стек формируем с учетом требований завода к BackDrill. Действительно, при формировании стека в первую очередь надо налаживать контакт с заводом или посредником завода.

Ничего не понял насчет "фейковых диаметров", но обратное сверление в альтиуме как таковое не реализовано- все имеющиеся способы их задать это гимор, костыли и магия. Из-за этого и нескольких других вещей(в основном- после того как увидел обновление 17.2) стал переезжать на аллегро, и это при том что у меня куплена лицензия и подписка Впрочем это уже оффтоп

Но надо конечно отметить важный факт: если кто-то соберется разводить кастомный дизайн с тем же цинком и ддр4(без копипастов с референса) в альтиуме, то пусть сразу готовит валокордин

Позволю себе влезть в диалог: думаю, KapitanYtka об этом и говорит. Имеется ввиду, что нет простого способа отметить виасы для обратного сверления, поэтому ставятся фейковые виасы специфичного диаметра (0.0123 например) одновременно с нормальными, и в сопроводительном письме на гербера помечается, мол, для виасов 0.0123 сделать обратную сверловку.
EvilWrecker а что напугало в версии 17.2?

upd: кто-нибудь знает как загнать оффтопик под кат?

Понятно, это та магия о которой я говорил- в таком случае вопросов нет.



Ничего В алллегро 17.2 масса прекрасных доработок, из них больше всего порадовало изменение интерфейса псб редактора, редактор падстека, новый механизм подавления неиспользуемых падов ну и конечно же механизм работы с шейпами. Первое и последнее пожалуй наибольшее впечатление произвело- люблю удобные интерфейсы, в этом смысле сравниваю свои ощущения с солидворксом(который, не побоюсь этого слова, король юзабилити). Подчернку, что именно "ощущения"- назначение программ то разное.