В последней, как я понимаю, на данный момент версии библиотеки (098000000004) отсутствует серийный VirtexUS vu095_ffvb1760, впрочем как и vu080_ffvb1760, ku095_ffvb1760. Короче говоря есть ffva1760, ffvb1517, ffvc1517 и др., но нет ревизии ffvb1760. Стоит ли ожидать появления?

Добрый день.
Возникли вопросы по использованию IOD и Altera.

1. CLOCK сигналы. У Altera есть CLK и DCLK.
Сигналы с контактов CLK-типа, можно завести на PLL. Сигналы с контактов DCLK-типа завести на PLL не возможно. Но и те и другие сигналы можно завести на глобальные тактовые цепи внутри ПЛИС.
В IOD контакты обеих типов (для Cyclone IV E) указаны как CLOCK. В проекте есть несколько сигналов которые заведены на вход CLOCK, но не всем необходима возможность заведения сигналов на PLL.
После SWAP'a сигналов и автоматических unravel сигнал с входа CLK попал на DCLK, при проверке глазами я это упустил. Теперь, в уже сделанной плате, я не могу (без перепайки и проводочков) завести основной сигнал на PLL.

Вопрос как можно защитится от этого в будущем, задавая параметры сигнала в IOD, но с вожностью разрешить делать SWAP в случае необходимости между сигналами CLK, но с запретом на DCLK?

2. У Altera есть сигналы GND с типом сигнала GND и GNDAALT с типом сигнала AnalogGND.
Можно ли их объединить в одну цепь GND, так чтобы при обновлении схемы из IOD контакты GNDAALT автоматически не отрывались от цепи GND и не назначались на цепь GNDAALT? Снятие галочки в установках проекта "Автоматического подсоединения оставшихся контактов к цепямь PCB" не помогает.
Назначение сигнала GND на контакты GNDAALT так же не помогает.

И попутный вопрос по Xilinx. Для некоторых неиспользуемых контактов Xilinx рекомендует подсоединять их к цепи GND, например для гигабитных приемопередатчиков: "• If a receiver is not used, connect the associated pin pair to ground." Просто взять и назначить эти контаткы на цепь GND в IOD не получается. Приходится доделывать руками, но если в схему вносятся обновления, то эти цепи снова ставноятся неподключенными к цепи GND.
Существует ли способ задания неиспользуемости контакта и подсоединения его на цепь GND? "Резисторы + имя цепи" использовать не хочу.

Со шрифтами в IOPT никто не разбирался? В DxDesigner стоит шрифт 0.2 дюйма, толщина рамки 5, при forward с IOPT шрифт на signal name становится 0.12, а рамка 1!

Выложите примерчик, чтобы точно воспроизвести вашу ситуацию и не тратить лишнее время.

маршрут xDxD VX1.2

картинка из xDxD
для зрительного восприятия изменил название цепей на G2 и B1 и шрифт для В1 в соответстиве с видимым размером PinNumber вывода банка
как видим при генерации символов в IOD получаем очень мелький шрифт PinNumber

изменения в IOD Settings/Appearance/DivaceWindow не помагает
больше не нашел где можно изменить шрифт

да, работаю в локальных символах
корректировать символы как то лень

какое есть решение ?

Вообще написано что размер отображения Pin Number в IOD зависит от текущих настроек DxD.
Пришли тестовый проект для пробы.

Ага, только их там нет. В VX2 добавили.

вопрос по файлу vhd (так сказать второй сезон, первый был в 2009г. )
в тренингах имеется файлик imageproc.vhd
в IOD сделал импорт, появились сигналы, но нет привязки к пинам плис как ожидал
хотя откуда им взятся, если их нет в файле

господа выложите пожалуйста файлы которые вы импортируете в IOD

Дык vhdl вроде как только логику описывает, а не физику. Подразумевается что его используют на начальном этапе, когда еще нет привязки пинов, чтобы не вводить вручную имена сигналов, а взять их от разработчика ПЛИС. Ведь у него процесс выглядит так:
- написал vhdl без привязки к конкретной плис
- произвел синтез в конкретную плис, вот на этом этапе уже и получится привязка к пинам и можно получить fpga-exchange или pin-report файлы с распиновкой, которые и можно прочитать в IOD.

не нашел где настроить
по этому выкладываю тестовый проект
разбивка символов по банкам

далее, не могу понять почему так:
1.предупреждение при генерации символов - Signal Vref_165_6 has to be removed because it is not used anymore
зачем их удалять ?
они используются и они необходимы

2.в консоле сообщение -
# Some signals cannot be matched with nets on the layout:
# 1FG, 1FR, 200MHz_N, 200MHz_P, 2FB, 2FG, 2FR, 3FB, .................

но сигналы имеют пин и символ, на символе они видны, как и в xDx

все эти неувязочки из тестового проекта
прикладываю картинки для тех снимает порчу по фото

Я в вивадо делаю open implemente design затем file->export->export I/O ports в xdc. xdc только и использую, больше ничего.

Про vhdl там задумка интересная - разбивка на символы по компонентам внутри топового vhdl но на деле только для простых проектов, куча всяких ограничений. Проще самому на символы растащить мышкой.

Таких сигналов действительно нет ни на схеме ни соответственно в топологии. Чтобы они появились надо добавить на схему символ блока, (содержащего подсхему с pcb символами этим цепями) и соединить его с другими компонентами схемы или разместить pcb символы и опять же подключить их.

Добрый день.
В общем у меня вопрос достаточно праздный.
Сам я давно пользуюсь SVN и поэтому обратил внимание на данную возможность.
В I-O имеется система контроля версий.
Она общем работает.
Но имеется вопрос:
Не ясно как пользоваться сравнением версий. В Help написано что с помощью данной функции можно посмотреть различия в выделенных ревизиях при просмотре истории,
но у меня кнопка сравнения заблокирована.
И как обновлять загруженную из репозитария версию базы? Я это делаю через закрытие-открытие базы. Как-нибудь иначе можно это сделать?
В целом система работает. И в любой момент можно сделать откат до нужного состояния.

Добрый день.
Никак не пойму.
Cell при работе в I-O должен быть заранее создан?
Или он создается при генерации символов?