Подскажите как проще реализовать FIFO для сопряжения AXI c внешней периферией для Xilinx?
Как я вижу встроенные ядра дают на оба порта FIFO либо AXI либо стандартный FIFO интерфейс., а хочется с одной стороны AXI c другой стандартный.
Пока вижу реализацию через EPI модуль.

Направление FIFO укажите, пожалуйста. Т.е. из AXI системы в HDL-периферию данные текут или наоборот?

Из периферии в АХI.

[quote name='mirobest' date='Nov 28 2016, 14:31' post='1464963']
Из периферии в АХI.

Правильное решение полагаю использовать FIFO IP generator > AXI Stream Interface , Independent Clock, со стороны периферии использовать сигналы axis_tvalid , axis_tready

Да, но мало того, нужно ещё корректно управлять стробом axis_tlast, который будет определять длину транзакции, если, конечно, в этом есть потребность.