Подскажите как проще реализовать FIFO для сопряжения AXI c внешней периферией для Xilinx?
Как я вижу встроенные ядра дают на оба порта FIFO либо AXI либо стандартный FIFO интерфейс., а хочется с одной стороны AXI c другой стандартный.
Пока вижу реализацию через EPI модуль.
Полная версия этой страницы: FIFO для сопряжения AXI c внешней периферией
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Системы на ПЛИС - System on a Programmable Chip (SoPC)
Направление FIFO укажите, пожалуйста. Т.е. из AXI системы в HDL-периферию данные текут или наоборот?
Цитата(Inanity @ Nov 25 2016, 20:20) 
Направление FIFO укажите, пожалуйста. Т.е. из AXI системы в HDL-периферию данные текут или наоборот?
Из периферии в АХI.
[quote name='mirobest' date='Nov 28 2016, 14:31' post='1464963']
Из периферии в АХI.
Правильное решение полагаю использовать FIFO IP generator > AXI Stream Interface , Independent Clock, со стороны периферии использовать сигналы axis_tvalid , axis_tready
Цитата(mirobest @ Nov 28 2016, 14:38)
Правильное решение полагаю использовать FIFO IP generator > AXI Stream Interface , Independent Clock, со стороны периферии использовать сигналы axis_tvalid , axis_tready
Да, но мало того, нужно ещё корректно управлять стробом axis_tlast, который будет определять длину транзакции, если, конечно, в этом есть потребность.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.