Подскажите как проще реализовать FIFO для сопряжения AXI c внешней периферией для Xilinx?
Как я вижу встроенные ядра дают на оба порта FIFO либо AXI либо стандартный FIFO интерфейс., а хочется с одной стороны AXI c другой стандартный.
Пока вижу реализацию через EPI модуль.