Добрый день,

есть LVDS сигнал, вернее 18 пар, работающих на 160МГц по обоим фронтам, конкретно с adc16dv160, который идет на ICE40HX8K-CT256.

Дорожки получаются по длине от 12 до 21мм, внутри пар не более 4мм разброс, есть соблазн не заморачиваться:

1. по длине внутри пар,
2. по длине между пар,
3. волновым сопротивлением,

ибо каждый из этих параметров удорожает процесс изготовления (выравнивание приведет к увеличению длины и переходу на 0.1-0.15мм, при большей длине волновым придется заморочиться, что приведет к 8-ми слойке).

Мои соображения по поводу п.1 и п.2: если у меня по двум фронтам 160МГц, то при разнице в 9мм по дорожкам, перекос фронтов у меня будет составлять 1/35 от длины одного бита или 90ps, что вроде даже больше джиттера плиски.

С волновым сопротивлением у меня нет понимания, но есть подозрение, что при коротких дорожках это не сильно важно. Могу сверху приклеить листочек заизолированной и заземленной меди, чтобы получить этот импеданс

Подскажите, пожалуйста, ответы на мои вопросы!

EDIT: нашел поставщика с 4-х слойной платой с 0.102мм препрегом, в общем-то вопрос становится не актуальным по причине цены и интересен ответ только в качестве любопытства.

Спасибо!

ИИВ

согласование/терминация/использование линий с контролируемым импедансом зависит от фронтов, а точнее времени нарастания/спада.
http://www.analog.com/media/en/training-se...ials/MT-097.pdf

перекос фронтов LVDS даст вам неопределенность в поведении входных буферов - читай увеличение джиттера. особенно мерзкое на тактовых входах.

разная "длина между пар" - даст закрытие общей глазковой диаграммы шины.

теоретически-то мне мои вопросы понятны, как вы наверное обратили внимание, я в головном топике довольно много расчетов привел, чтобы обосновать почему мои длины мне кажутся адекватными. В то же время, я нигде не нашел, чтобы кто-то такой параметр выводил. Честно говоря, думаю, что он есть, ведь часто бывает, что от одного чипа до другого идут кучи LVDS и расстояния часто бывают мизерными, то есть возможно там и заморачиваться не надо.

обосновать? да тут как обычно -- всё под вашу ответственность.
или всё делать по уставу, или "здесь читать, здесь не читать, здесь не смотрите что жирное пятно - рыбу заворачивали".

если PCB разводит кто-то другой, то вы не сможете ему объяснить, почему при прочих равных тут вы требуете одно, там - другое, в третьем - третее, а в четвёртом - совсем по-другому. ну или человек согласится, кивнет вам, но составит о вас мнение как о бессистемном пройдохе, который сам не знает как надо.

и всё-таки, какая у вас длительность фронта?

у источника сигнала 270ps, а у плиски 400ps джиттер (на приеме). То есть из этих соображений перекос в каждой паре до 25мм меня, как я понимаю, должен устроить


никто другой не разводит, я сам и математику придумываю, и прошивки для плисок, и программы для контроллеров, и принципиальную схему, и плату развожу и паяю, поэтому ответственность не на кого перекладывать, и поэтому я такой дотошный.

Сложно что-то добавить к совершенно уместным комментариям krux- имхо вот это должно было быть вторым посмотри в этой ветке.



Но мне интересно другое- раз ТС и швец и жнец и с платками игрец, то невольно напрашивается мысль что вы просто не можете выровнять там где надо. По практическим наблюдением, выравнивание переходит в разряд гимора когда разница длин в матчгруппе превышает 2х, далее уже нужно извращаться. Вы можете показать участок с диффпарами? Еще лучше если это будет вырезанный кусок платы с нужным участком.

Интерес сугубо спортивный- тут и впрямь слишком малые цифры чтобы сильно заморачиваться.

Сейчас ситуация такова, могу вывести все хоть до доли миллиметра, если смотреть среднее расстояние в каждой дифференциальной паре.

Внутри каждой дифференциальной пары дорожка от источника (АЦП) до 100омного резистора получается очень точной, но вот дорожки до пинов в плиске, бывает, что разбегаются по длине до 6мм, оптимизировал целый день, не верю, что смогу улучшить.

Могу забить на змейки (от АЦП до 100Омных резисторов) и нарисовать прямые линии. В этом случае, АЦП можно будет поставить на 2см ближе к плиске (мне это желательно), но тогда длины дифференциальных пар разбегутся на 16мм.

Проблема с волновым сопротивлением решена, мой изготовитель может сделать 4-х слойку даже с 0.088мм препрегом, так что дорожи будут по 0.15мм.

Пример того, как сейчас развожу прикрепил. Все дифф-пары не нарисованы, так как играюсь как оптимальнее их положить. Слева - АЦП, справа - плиска. Все дифф-пары с верхнего слоя пойдут параллельно, с нижнего две пары уткнутся параллельно через виа верхнюю часть АЦПшки. На картинке слева от каждого резистора написал длину пути в миллиметрах от резистора до ног плиски (естественно среднюю).

У АЦП фронт LVDS составляет 270ps, у плиски, как я понимаю, имеет входной разброс около 350-400ps.

ЗЫ: цифры, которые приводил в первом своем посте были оценочные, как оказалось, не сильно отражали реальность, так как я их получил на основе разводки без назначения пинов питания. Сейчас, вреде уже все проверено. Прошу прощения, что ввел в заблуждение.

И что это за вы*ер? Это вы так терминаторы кладете на километр от пары разведенной зигзагами? Мрак, вы хотя бы пару гайдов почитайте я не знаю- а картинку эту спрячьте и некому не показывайте: будут спрашивать "чьё ?"- говорите что не вы.

А где такие очумелые футпринты нашли под резисторы? То что изображено разводится всегда и везде, но делать вы это будете явно долго: сначала из-за того что делаете первым разводку пар и"выравнивание"(то что изображено не является выравниванием), а потом на переделку всего.

Не смог разобрать- какой шаг выводов у плис? Небось 0.5мм? В каком софте разводите?

не, а куда, под корпус плиски мне их класть что-ли, у меня же плиска принимает, а не наоборот.


а чем они очумелые, 0402, с доки срисовал, или принято ставить меньше? У меня мой станок может заглючить, я только 0402 на нем ставил.


если Вы под выравниванием понимаете именно между дифф-парами, тут я понимаю как, мне гораздо проще скрипт написать и зачитав аскишный PCB выравнить как мне надо оставив АЦПшку на минимальном расстоянии, если вы про выравнивание внутри каждой пары, я не понимаю как это можно сделать разумно для iCE40HX8K-CT256, если поделитесь литературой или тыкните где это доходчиво написано, буду премного благодарен.


не, 0.8 всего-то, можно в 0.25 диаметры дырок влезть. Вы же вроде и советовали пару недель назад.


pcad

Ну при такой логике проще ставить прямо в середине пары- чтобы как говорится "ни тем, не другим" .



Ну как сказать- если убрать полностью острые углы(да и многие тупые), то можно было бы это выдать за попытку нивелировать влияние плетения материала диэлектрика на очень высоких частотах, но у вас очевидно не тот случай. Очевидно что изображена попытка выравнивания между дифпарами- потому и предлагаю вам почитать гайды, ну хотя бы этот.



А можно посмотреть на сей документ? Очень интересно.



Вообще халява, никаких проблем не должно быть.



Не напомните пожалуйста ссылку? Очень интересно почитать .



А, ясно. Долго будете сидеть.

вот не соглашусь с Вами, хоть и знаю, что Вы большой специалист. Вот скажите, куда мне этот резистор ставить, если у плиски диф пара F1 - H6, там прям штырьковый просится, чтобы виа наглухо этими штырьками забить.



я похожие гайды много читал, и, на всякий случай, сэкпортировал эту дорожку в максвелловский симулятор и посмотрел на сколько одна такая дорожка на другую влияет, меньше процента получается. Выбор такой дорожки обусловлен тем, что:
1. хочется остаться в 4-слойной плате,
2. высота платы не должна превышать 22мм, при 17 дифф-парах по ней прошедших, а также желательно иметь хотя бы часть BOT слоя для передачи других проводников.


стандартные типоразмеры, гуглил и подтверждал в википедии или бывают разные 0402?


так я тоже так думаю, что в 22мм ширины шлейфа LVDSа смогу вписаться, но конечно с радостью выслушаю конструктивные советы!


https://electronix.ru/forum/index.php?showtopic=138347
правда я обознался, Вы там участвовали, но не Вы мне эту плиску советовали.



посоветуйте, пожалуйста, что-то разумное для этих целей, желательно или бесплатное, или с закрамов, но, правда с единственным условием, чтобы под линуксом работало, или хотя бы под линуксовым wine, а то у меня даже виртуалка виндовая как-то совсем глючит, а не линукса (в основном убунта) из примерно 20 компов нет вообще.

Да какой там- обычный критикан форумный



Поскольку у ацп исключительно удачный пинаут скажу(в совершенно общем случае) за плис - в независимости от того, где стоило/не стоило ставить терминаторы эти 0402 при правильном футпринте ставятся что впритык у корпуса цап, что впритык у корпуса плис. Более того, если у вас есть сильно разнесенные шары то это может быть даже удачей потому как можно более гибко расставлять резисторы(в меру) если пары плотно выходят.



Как Вы наверное читали, прокладка хайспидов под острыми углами это немного не то, что отсылает к проблемам между проводниками . Что касается слоев с оглядкой на наличие других компонентов на плате, я бы стартовал с 6.



Так какой все-таки размер площадок и расстояние между ними- вот что интересно? Ну и конечно размер courtyard.



Вы говорите что есть жесткое ограничение по одной из осей в 22мм, а какой ограничение с другой? И что у Вас есть еще на плате помимо ацп и плис?



Вот жесть то ... Сходу так легко и не назвать. Ну не знаю- Orcad/Allegro(но в них надо разбираться), тот же Altium под вайном(но если машины слабые может и не взлететь.), из любительского это Eagle(под линуксами работает из коробки). Но с такой схемотехникой я бы на любительский софт не смотрел- по идее с такими требованиями должен зайти Orcad(современный), я правда не помню уже как там c линуксами.

ПС. Если вы таки соберетесь делать в альтиуме или оркаде/аллегро, могу закинуть пару других библиотек под проект(своих)- чтобы быстрее стартовать.

A 100 Ω termination resistor must be placed between each pair of differential signals at the far to end of the transmission line.

Cortyard для наколенного производства, наверное, некоторое излишество..



iiv, вы прямо таки по всем темам Electronix-a прошлись.

Это мне адресовано? Если да, то прошу обратить внимание на фразу в скобках в начале предложения(а также 8й пост)- здесь сугубо речь о том, что эти резисторы встают всегда и везде, и разносить их на километр не нужно. При этом если взять и сократить расстояние между плис и ацп раза так в 4, то будут стоять эти резисторы очень близко к понятию "посередине" - причем без криминала и особых побочных эффектов.



Не соглашусь- они полезны везде даже если не кладете edge-to-edge: как минимум легко и удобно определить минимально допустимое расстояние между компонентами.

я критику слушаю, на ус мотаю, и спрашиваю, потому, что не могу сам разобраться, а Вы же то советом, то критикой меня на путь правильный наставляете, за что Вам, и другим участникам форума преогромнрое спасибо!



так я же и поставил в 2мм от корпуса (первый ряд в 2мм, второй в 3мм) разве это не близко? На другой стороне не сильно хотел, тем более хочу большую часть дорожек без переходных сделать, не могу сказать, что это получилось, но 16 переходных на 17 пар LVDS - это минимум, который я смог получить (из них 8 переходных на 2 пары, идущие полностью на нижнем слое, 4 пары, у которой есть часть прохода на нижнем слое, и 11 пар полностью по верхнему слою). Скажите, пожалуйста, что я здесь делаю не так?

Вопрос, может мне стоит делать пару либо полностью по верхнему, либо полностью по нижнему слою, так вроде правильнее, скажите, пожалуйста?


правильно, поэтому я взял две такие пары, дискретизовал их конечными элементами, записал уравнение Максвелла, ввел граничное 160МГц по первой паре, и посчитал распределенный S-параметр на второй паре, даже не явную разностную схему не пришлось использовать, прямой решалкой с маленькими шажками все устойчиво сошлось и показало мне, что влияние будет довольно маленьким. Как такое будет работать на других частотах и других геометриях, у меня чувства нет, но по задаче мне же это не требуется.


упрусь но не сдамся и сделаю это все на 4-х слойке с 0.25мм дырками и 0.102 или 0.088 толщиной между крайними слоями. Денег на более дорогой дизайн у меня нет, я из своих эту разработку финансирую.


длина корпуса 1мм, ширина 0.5мм, ширина контактных площадок 0.2мм, то есть расстояние между контактами 0.6мм.


а этот термин я еще не знаю, пожалуйста, подскажите, к чему он относится, а то гугл что-то не то выдает.


ширина платы строго меньше 22.5мм, длина должна быть не более 132мм, меньше - лучше. На плате со стороны АЦП еще два усилителя, и высокоточный кварц с ПЛЛкой, со стороны плиски Intel Edison (25х32мм), еще какой-нибудть МК, с десятка два DC-DC для питания этого всего барахла, где-то запрятан 1Ф 5В суперконденсатор, несколько мосфет-драйверов. Всего около 350 компонент в предыдущем дизайне было, на АЦП с плиской планирую кучу барахла убрать, возможно всего останется около 150-200 компонент. Паяю сам стенсилом + litePlacer, уже приноровился и косяков в пайке практически не бывает. Плиску еще не разводил, собственно как и этот АЦПшник, очень-очень надеюсь, что заработает с первого раза, ибо и денег и времени практически нет на повтор.


спасибо! Постараюсь чего на днях поставить, как запустится, обращусь за библиотекой, это очень-очень поможет, спасибо!!! Компы в общем-то быстрые, да и памяти оперативки под терабайт есть, думаю даже в вине тормозить не будет, если на 64 ядра распараллелится


спасибо! Лестно! Я по профессии - вычислительный математик, но жизнь заставила, в прошлом году около 50кв м плат сам спроектировал и спаял, поэтому, когда я что-то новое делаю, меня по всем темам электроникса и колбасит