Добрый день,

есть LVDS сигнал, вернее 18 пар, работающих на 160МГц по обоим фронтам, конкретно с adc16dv160, который идет на ICE40HX8K-CT256.

Дорожки получаются по длине от 12 до 21мм, внутри пар не более 4мм разброс, есть соблазн не заморачиваться:

1. по длине внутри пар,
2. по длине между пар,
3. волновым сопротивлением,

ибо каждый из этих параметров удорожает процесс изготовления (выравнивание приведет к увеличению длины и переходу на 0.1-0.15мм, при большей длине волновым придется заморочиться, что приведет к 8-ми слойке).

Мои соображения по поводу п.1 и п.2: если у меня по двум фронтам 160МГц, то при разнице в 9мм по дорожкам, перекос фронтов у меня будет составлять 1/35 от длины одного бита или 90ps, что вроде даже больше джиттера плиски.

С волновым сопротивлением у меня нет понимания, но есть подозрение, что при коротких дорожках это не сильно важно. Могу сверху приклеить листочек заизолированной и заземленной меди, чтобы получить этот импеданс

Подскажите, пожалуйста, ответы на мои вопросы!

EDIT: нашел поставщика с 4-х слойной платой с 0.102мм препрегом, в общем-то вопрос становится не актуальным по причине цены и интересен ответ только в качестве любопытства.

Спасибо!

ИИВ

согласование/терминация/использование линий с контролируемым импедансом зависит от фронтов, а точнее времени нарастания/спада.
http://www.analog.com/media/en/training-se...ials/MT-097.pdf

перекос фронтов LVDS даст вам неопределенность в поведении входных буферов - читай увеличение джиттера. особенно мерзкое на тактовых входах.

разная "длина между пар" - даст закрытие общей глазковой диаграммы шины.

теоретически-то мне мои вопросы понятны, как вы наверное обратили внимание, я в головном топике довольно много расчетов привел, чтобы обосновать почему мои длины мне кажутся адекватными. В то же время, я нигде не нашел, чтобы кто-то такой параметр выводил. Честно говоря, думаю, что он есть, ведь часто бывает, что от одного чипа до другого идут кучи LVDS и расстояния часто бывают мизерными, то есть возможно там и заморачиваться не надо.

обосновать? да тут как обычно -- всё под вашу ответственность.
или всё делать по уставу, или "здесь читать, здесь не читать, здесь не смотрите что жирное пятно - рыбу заворачивали".

если PCB разводит кто-то другой, то вы не сможете ему объяснить, почему при прочих равных тут вы требуете одно, там - другое, в третьем - третее, а в четвёртом - совсем по-другому. ну или человек согласится, кивнет вам, но составит о вас мнение как о бессистемном пройдохе, который сам не знает как надо.

и всё-таки, какая у вас длительность фронта?

у источника сигнала 270ps, а у плиски 400ps джиттер (на приеме). То есть из этих соображений перекос в каждой паре до 25мм меня, как я понимаю, должен устроить


никто другой не разводит, я сам и математику придумываю, и прошивки для плисок, и программы для контроллеров, и принципиальную схему, и плату развожу и паяю, поэтому ответственность не на кого перекладывать, и поэтому я такой дотошный.

Сложно что-то добавить к совершенно уместным комментариям krux- имхо вот это должно было быть вторым посмотри в этой ветке.



Но мне интересно другое- раз ТС и швец и жнец и с платками игрец, то невольно напрашивается мысль что вы просто не можете выровнять там где надо. По практическим наблюдением, выравнивание переходит в разряд гимора когда разница длин в матчгруппе превышает 2х, далее уже нужно извращаться. Вы можете показать участок с диффпарами? Еще лучше если это будет вырезанный кусок платы с нужным участком.

Интерес сугубо спортивный- тут и впрямь слишком малые цифры чтобы сильно заморачиваться.

Сейчас ситуация такова, могу вывести все хоть до доли миллиметра, если смотреть среднее расстояние в каждой дифференциальной паре.

Внутри каждой дифференциальной пары дорожка от источника (АЦП) до 100омного резистора получается очень точной, но вот дорожки до пинов в плиске, бывает, что разбегаются по длине до 6мм, оптимизировал целый день, не верю, что смогу улучшить.

Могу забить на змейки (от АЦП до 100Омных резисторов) и нарисовать прямые линии. В этом случае, АЦП можно будет поставить на 2см ближе к плиске (мне это желательно), но тогда длины дифференциальных пар разбегутся на 16мм.

Проблема с волновым сопротивлением решена, мой изготовитель может сделать 4-х слойку даже с 0.088мм препрегом, так что дорожи будут по 0.15мм.

Пример того, как сейчас развожу прикрепил. Все дифф-пары не нарисованы, так как играюсь как оптимальнее их положить. Слева - АЦП, справа - плиска. Все дифф-пары с верхнего слоя пойдут параллельно, с нижнего две пары уткнутся параллельно через виа верхнюю часть АЦПшки. На картинке слева от каждого резистора написал длину пути в миллиметрах от резистора до ног плиски (естественно среднюю).

У АЦП фронт LVDS составляет 270ps, у плиски, как я понимаю, имеет входной разброс около 350-400ps.

ЗЫ: цифры, которые приводил в первом своем посте были оценочные, как оказалось, не сильно отражали реальность, так как я их получил на основе разводки без назначения пинов питания. Сейчас, вреде уже все проверено. Прошу прощения, что ввел в заблуждение.

И что это за вы*ер? Это вы так терминаторы кладете на километр от пары разведенной зигзагами? Мрак, вы хотя бы пару гайдов почитайте я не знаю- а картинку эту спрячьте и некому не показывайте: будут спрашивать "чьё ?"- говорите что не вы.

А где такие очумелые футпринты нашли под резисторы? То что изображено разводится всегда и везде, но делать вы это будете явно долго: сначала из-за того что делаете первым разводку пар и"выравнивание"(то что изображено не является выравниванием), а потом на переделку всего.

Не смог разобрать- какой шаг выводов у плис? Небось 0.5мм? В каком софте разводите?

не, а куда, под корпус плиски мне их класть что-ли, у меня же плиска принимает, а не наоборот.


а чем они очумелые, 0402, с доки срисовал, или принято ставить меньше? У меня мой станок может заглючить, я только 0402 на нем ставил.


если Вы под выравниванием понимаете именно между дифф-парами, тут я понимаю как, мне гораздо проще скрипт написать и зачитав аскишный PCB выравнить как мне надо оставив АЦПшку на минимальном расстоянии, если вы про выравнивание внутри каждой пары, я не понимаю как это можно сделать разумно для iCE40HX8K-CT256, если поделитесь литературой или тыкните где это доходчиво написано, буду премного благодарен.


не, 0.8 всего-то, можно в 0.25 диаметры дырок влезть. Вы же вроде и советовали пару недель назад.


pcad

Ну при такой логике проще ставить прямо в середине пары- чтобы как говорится "ни тем, не другим" .



Ну как сказать- если убрать полностью острые углы(да и многие тупые), то можно было бы это выдать за попытку нивелировать влияние плетения материала диэлектрика на очень высоких частотах, но у вас очевидно не тот случай. Очевидно что изображена попытка выравнивания между дифпарами- потому и предлагаю вам почитать гайды, ну хотя бы этот.



А можно посмотреть на сей документ? Очень интересно.



Вообще халява, никаких проблем не должно быть.



Не напомните пожалуйста ссылку? Очень интересно почитать .



А, ясно. Долго будете сидеть.

вот не соглашусь с Вами, хоть и знаю, что Вы большой специалист. Вот скажите, куда мне этот резистор ставить, если у плиски диф пара F1 - H6, там прям штырьковый просится, чтобы виа наглухо этими штырьками забить.



я похожие гайды много читал, и, на всякий случай, сэкпортировал эту дорожку в максвелловский симулятор и посмотрел на сколько одна такая дорожка на другую влияет, меньше процента получается. Выбор такой дорожки обусловлен тем, что:
1. хочется остаться в 4-слойной плате,
2. высота платы не должна превышать 22мм, при 17 дифф-парах по ней прошедших, а также желательно иметь хотя бы часть BOT слоя для передачи других проводников.


стандартные типоразмеры, гуглил и подтверждал в википедии или бывают разные 0402?


так я тоже так думаю, что в 22мм ширины шлейфа LVDSа смогу вписаться, но конечно с радостью выслушаю конструктивные советы!


https://electronix.ru/forum/index.php?showtopic=138347
правда я обознался, Вы там участвовали, но не Вы мне эту плиску советовали.



посоветуйте, пожалуйста, что-то разумное для этих целей, желательно или бесплатное, или с закрамов, но, правда с единственным условием, чтобы под линуксом работало, или хотя бы под линуксовым wine, а то у меня даже виртуалка виндовая как-то совсем глючит, а не линукса (в основном убунта) из примерно 20 компов нет вообще.

Да какой там- обычный критикан форумный



Поскольку у ацп исключительно удачный пинаут скажу(в совершенно общем случае) за плис - в независимости от того, где стоило/не стоило ставить терминаторы эти 0402 при правильном футпринте ставятся что впритык у корпуса цап, что впритык у корпуса плис. Более того, если у вас есть сильно разнесенные шары то это может быть даже удачей потому как можно более гибко расставлять резисторы(в меру) если пары плотно выходят.



Как Вы наверное читали, прокладка хайспидов под острыми углами это немного не то, что отсылает к проблемам между проводниками . Что касается слоев с оглядкой на наличие других компонентов на плате, я бы стартовал с 6.



Так какой все-таки размер площадок и расстояние между ними- вот что интересно? Ну и конечно размер courtyard.



Вы говорите что есть жесткое ограничение по одной из осей в 22мм, а какой ограничение с другой? И что у Вас есть еще на плате помимо ацп и плис?



Вот жесть то ... Сходу так легко и не назвать. Ну не знаю- Orcad/Allegro(но в них надо разбираться), тот же Altium под вайном(но если машины слабые может и не взлететь.), из любительского это Eagle(под линуксами работает из коробки). Но с такой схемотехникой я бы на любительский софт не смотрел- по идее с такими требованиями должен зайти Orcad(современный), я правда не помню уже как там c линуксами.

ПС. Если вы таки соберетесь делать в альтиуме или оркаде/аллегро, могу закинуть пару других библиотек под проект(своих)- чтобы быстрее стартовать.

A 100 Ω termination resistor must be placed between each pair of differential signals at the far to end of the transmission line.

Cortyard для наколенного производства, наверное, некоторое излишество..



iiv, вы прямо таки по всем темам Electronix-a прошлись.

Это мне адресовано? Если да, то прошу обратить внимание на фразу в скобках в начале предложения(а также 8й пост)- здесь сугубо речь о том, что эти резисторы встают всегда и везде, и разносить их на километр не нужно. При этом если взять и сократить расстояние между плис и ацп раза так в 4, то будут стоять эти резисторы очень близко к понятию "посередине" - причем без криминала и особых побочных эффектов.



Не соглашусь- они полезны везде даже если не кладете edge-to-edge: как минимум легко и удобно определить минимально допустимое расстояние между компонентами.

я критику слушаю, на ус мотаю, и спрашиваю, потому, что не могу сам разобраться, а Вы же то советом, то критикой меня на путь правильный наставляете, за что Вам, и другим участникам форума преогромнрое спасибо!



так я же и поставил в 2мм от корпуса (первый ряд в 2мм, второй в 3мм) разве это не близко? На другой стороне не сильно хотел, тем более хочу большую часть дорожек без переходных сделать, не могу сказать, что это получилось, но 16 переходных на 17 пар LVDS - это минимум, который я смог получить (из них 8 переходных на 2 пары, идущие полностью на нижнем слое, 4 пары, у которой есть часть прохода на нижнем слое, и 11 пар полностью по верхнему слою). Скажите, пожалуйста, что я здесь делаю не так?

Вопрос, может мне стоит делать пару либо полностью по верхнему, либо полностью по нижнему слою, так вроде правильнее, скажите, пожалуйста?


правильно, поэтому я взял две такие пары, дискретизовал их конечными элементами, записал уравнение Максвелла, ввел граничное 160МГц по первой паре, и посчитал распределенный S-параметр на второй паре, даже не явную разностную схему не пришлось использовать, прямой решалкой с маленькими шажками все устойчиво сошлось и показало мне, что влияние будет довольно маленьким. Как такое будет работать на других частотах и других геометриях, у меня чувства нет, но по задаче мне же это не требуется.


упрусь но не сдамся и сделаю это все на 4-х слойке с 0.25мм дырками и 0.102 или 0.088 толщиной между крайними слоями. Денег на более дорогой дизайн у меня нет, я из своих эту разработку финансирую.


длина корпуса 1мм, ширина 0.5мм, ширина контактных площадок 0.2мм, то есть расстояние между контактами 0.6мм.


а этот термин я еще не знаю, пожалуйста, подскажите, к чему он относится, а то гугл что-то не то выдает.


ширина платы строго меньше 22.5мм, длина должна быть не более 132мм, меньше - лучше. На плате со стороны АЦП еще два усилителя, и высокоточный кварц с ПЛЛкой, со стороны плиски Intel Edison (25х32мм), еще какой-нибудть МК, с десятка два DC-DC для питания этого всего барахла, где-то запрятан 1Ф 5В суперконденсатор, несколько мосфет-драйверов. Всего около 350 компонент в предыдущем дизайне было, на АЦП с плиской планирую кучу барахла убрать, возможно всего останется около 150-200 компонент. Паяю сам стенсилом + litePlacer, уже приноровился и косяков в пайке практически не бывает. Плиску еще не разводил, собственно как и этот АЦПшник, очень-очень надеюсь, что заработает с первого раза, ибо и денег и времени практически нет на повтор.


спасибо! Постараюсь чего на днях поставить, как запустится, обращусь за библиотекой, это очень-очень поможет, спасибо!!! Компы в общем-то быстрые, да и памяти оперативки под терабайт есть, думаю даже в вине тормозить не будет, если на 64 ядра распараллелится


спасибо! Лестно! Я по профессии - вычислительный математик, но жизнь заставила, в прошлом году около 50кв м плат сам спроектировал и спаял, поэтому, когда я что-то новое делаю, меня по всем темам электроникса и колбасит

В данном случае расстояние "до корпуса" несколько вторично, поскольку под корпусом у Вас проводники еще тянутся и тянутся. Упомянуто было это расстояние к тому, что на первой картинке все стоит в одном слое, соответственно предлагаемые изменения выглядели бы так:

- задвинуть резисторы максимально близко к корпусу микросхемы
- под ней уже все подчистить, поукорачивать и привести в порядок

Т.е одно одно тянет другое, второе третье и и т.д.



Это похвально что Вы владеете теорией на таком уровне(я даже завидую слегка), однако повторюсь дело не влиянии между проводниками- вроде у IEEE было несколько бумаг с теоретическими выкладками, которые показывают именно проблемы возникающие при прокладке хайспидов под прямым углом: пока был членом достаточно долго изучал соответствующий тему. Примерно все из той же степи, что и срезание угла на 90гр повороте у проводника. Т.е речь идет о целостности сигнала внутри пары/проводника.



Сложно точно сказать потому что для оценки у бга должны быть как минимум все фанауты поставлены на внутренние слои, но по вашей картинке все выглядит так что должно вполне умещаться на одном.



Понятно Тем не менее скажу Вам что разница в цене мелу 4 и 6 слоями не гигантская от слова "совсем". Это так, на всякий.



Очевидно что для падов и расстояния между ними у Вас неправильные цифры- такое не снилось даже яблочникам. Тут даже если в 2 раза увеличит пад, все равно мало



Посмотрите тут



Понятно- тогда со своей стороны тролить смысла не вижу, желаю успехов(без сарказма).

Огромное спасибо, EvilWrecker, а также всем помогающим и сочувствующим,



Резисторы перерисовал, я знаю, что они бывают именно такими широкими, но я больше тысячи таких конденсаторов 0402 на так нарисованные пады уже своим LitePlacerом поставил, и все работает, а вот 0603 и 0805 по такому дизайну катушек 5 наверное уже поставил. Обычно проблем нет, и места на плате меньше занимает. Не спорю, 0402 резисторы еще не ставил, надобности не было, поэтому на всякий случай перерисовал.

Попробовал перерисовать дорожки, резисторы правда дальше уже не задвинулись, при 0.125мм допусках не получается, а ниже не хочется падать.

Пожалуйста, вдруг Вам EvilWrecker или кому-то еще из читателей этой ветки будет не сложно взглянуть и покритиковать, что получилось. В аттаче положил как пикадовский исходник, так и герберы.

Спасибо!

ИИВ

Двигаетесь в позитивном направлении, однако:

- диффпары нужно разводить максимально симметрично, в том числе в в соединениях с компонентами
- плохая геометрия меандров
- не надо ставить сквозные виа на пады 0402, тем более такие здоровые
- не нужны здесь такие виа, 0.2/0.45 в самый раз- никакого колоссального скачка в цене это не даст. Ставить 0.3/0.6 сюда, тем более в целях экономии это бред.
- трассы в 0.15 тоже очень сомнительно
- резисторы все также далеки от нужного места


Имха, вы бы глянули какого-нибудь производителя платок с хорошим калькулятором на сайте и посмотрели бы ценообразование.

ПС. Шутки ради может приложу ближе к утру свои эксперименты с вашей платей.

Вот Вы жаловались, что размеры ПП не позволяют Вам выбрать FPGA в большом корпусе и поэтому Вы выбрали корпус BGA256 с шагом 0,8 мм.
И что мы видим по факту? Куча LVDS проводников выходящих далеко за периметр BGA плюс куча согласующих резисторов съевших и без того ограниченную площадь ПП.

Меж тем у Xilinx'а в Artix'ах (XC7A15T, XC7A35T и т.д.) терминаторы уже встроены в FPGA при том, что корпус CSG324 с шагом 0,8 мм всего на 1,6 мм шире выбранного Вами BGA256:


См. UG471 (v1.8), стр. 33

+1. А еще тратите(речь о ТС) время на то чтобы перенумеровать пины бга от 1 до 256(т.е только числа), вместо стандартного цифро-буквенного. И закидываете триллион падов на exposed pad к ацп. Ужас

Есть ощущение что где-то также запоролись с мапиногом выводов- некоторые диффпары очень уж криво идут, + и - слишком далеко лежат друг от друга. Ну и большие сомнения по поводу правильности футпринта под плис: 0.3 мм это несерьезно.

Как и говорилось попробовал сегодня пару минут поиграться с вашей платой()- что можно сказать:

- 99.99% вероятности что провалились с мапингом, не может в таком корпусе так разбивать диффпару(см.картинки). Не верю
- не свапаете диффпары между собой,хорошо видно со стороны ацп(последние пары сверху слева)
- терминаторы съедают немыслимую площадь, из-за этого и был весь сыр бор в соседних темах? Короче говоря, правильно Вам blackfin про хилых говорит.
- что ацп, что терминаторы можно поставить гораздо ближе чем сейчас(см.картинки), заодно сделав хоть что-то как просит документ "Using Differential I/O (LVDS, Sub-LVDS)
in iCE40 LP/HX Devices"

В общем, судя по всему сами себя перехитрили .

Смотрите приаттаченый файлик.
Там есть паттерны похожих на ваши компонентов - сделаны согласно IPC. Попробуйте доделать паттерны своих компонентов как на предложенных.
Так же для одной из дифпар прописал правила - сделайте для остальных. Это здорово упростит трассировку.
Ширина линий дифпары и зазор между ними рассчитаны под 100Ом для препрега 3313.
Попробуйте посвапить пины в ПЛИСине - сейчас очень "некрасиво" все стоит.
Применяйте переходное 0,2/0,45 - я его добавил в проект. С таким переходным все разведется красиво. На стоимость платы это никак не повлияет.
Нажмите для просмотра прикрепленного файла

Это пикад, позвольте спросить? Не могу заимпортировать в альтиум.

Огромное спасибо, что помогаете!!!



на вашем рисунке маппинг полностью совпадает с моим. И, именно так вначале я развел, когда открыл тему... Но... Посмотрите, пожалуйста, на свою разводку. А вот теперь если добавить питание на ноги K2, L2 - то места на них нет, и надо перекидывать пары куда-то в сторону...

В этом собственно была моя основная загвоздка. То есть ставить глухие виа прямо на пад и не париться? Но опять же это дороже получается. В тех процессе, что я планировал, я могу со стенсилом и доставкой уложиться в 250бакс, а с глухими виа, 0.2мм дырками это будет 500 (я считал, что мне нужно 3 разных прототипа в панели по 10 штук каждого). Я понимаю, что можно сказать, если денег нет, нех этим заниматься, но я смотрю на эту задачу именно с точки зрения разумности применения технологий.

Маппинг еще раз перепроверил, (по крайней мере те 17 дифф пар, которые я использую) он совпадает с iCE40PinoutHX8K.xlsx c сайта Латтиса.


у меня тоже не читается, хотя заголовок пикадовский, если внутрь посмотреть. Вдруг Вам будет не сложно перезалить заново, может в текстовом формате? Спасибо!

ASCII во вложении. 2006-й.
Нажмите для просмотра прикрепленного файла


Зачем так сложно.
Просто нужно сопоставлять: если использовать BGA0,8 - нужно применять сквозные как минимум 0,25/0,45. А лучше 0,20/0,45.
Нет возможности ставить такие "маленькие" переходные - применяйте BGA с большим шагом, либо готовьтесь к большому рукоблудию...
А глухие виасы это уже для совсем мелких BGA-чипов.

Никто не говорит о глухих переходных 0,20мм. Тем более что глухие, как правило, начинаются с диаметра 0,15мм. Это обычные сквозные переходные.
Конечно, если закладывать глухие переходные, то ценник растет сразу и сильно, но у Вас проект не требует такого - все должно поместится на 4-х слоях и так.

ЗЫ - какой смысл Вы вкладывали в соединение пада BGA и рядом стоящего (впрытык) переходного полигоном, а не проводником?

Благодарствую, смог открыть



Конечно совпадает- родной нетлист использую. Другое дело:



Цели развести плату и не стояло - только показать что у вас далеко не самый лучший мапинг, совершенно дикие нормы и большие расхождения с требованиями производителя. Что касается "влезет не влезет"- я бы наверное и VIP воткнул, срезав еще больше расстояние, но все разводится с адекватными нормами и без них.



+1. Поддерживаю полностью.

Всех с наступившим Новым Годом и наступающим Рождеством!

Попробовал перейти на Альтеру МАХ10, стало гораздо удобнее...

Понимаю, что назовете рукоблудием, но, вдруг кто покритикует или отговорит.

Специально 2 и 3 слои не выложил, так как в них только огромные полигоны и без них в худшем случае 30мОм сопротивление силовой (при 100мА), и разброс в lvds только 7мм при тактовой 160МГц при требуемой точности 290пс.

Да, в самой плиске PLL могу не пользовать, только 3 внешних клока 160, 25 и 20МГц.

Плиска теперь 10M16DAF256 в 1мм 16х16 БГА корпусе, тут в этот корпус почти всю линейку можно засунуть, пробно дизайн уже влазит в 08, но не факт, что аппетиты не поднимутся и придется 16 или даже 40 ставить.

Не пинайте, пожалуйста, сильно, просто денег жалко, вот и пытаюсь сэкономить

Спасибо!

Здравствуйте,

И Вас с Наступившим Касательно упомянутых вопросов:

Ну я так точно- как никак смесь хобби и спорта

Не надо стесняться -выкладывайте, а еще лучше целым псб файлом.

Это к чему и откуда?

А надо- судя по приложенным картинкам почти все что было сказано в этой теме прошло впустую. Сможете например прокомментировать обведенные участки?

не, стесняюсь...

не, в первую очередь уяснил, что

1. лучше больше с Латисом и его дибильными LVDS парами без встроенных резисторов и разбросанными на 4 пина не связываться.
2. БГА в 1мм лучше, чем 0.8мм
3. У Альтеры проще питание, кучкой по центру

ну да, а в остальном продолжаю спортивно экономить, ибо демо борды от Техаса с 8-ю слоями по 3кв дм имеются, и, если совсем будет плохо, то их перерисую и попользую.

Из того, что обвели, большая часть - это переходные диаметром 0.3мм, на которые поставлены 0402 конденсаторы. Там, где конденсаторы или другие пассивы друг на друга слегка наезжают, проблем не должно быть, мой станок их ставит, я много раз так делал, там есть опция заходить слева/справа, то есть компонента идет почти вертикально, но слегка боком, и потом впритык встает. Спаял так реально десятки квм плат силовой, 0402 правда еще ни разу так не ставил, но, не думаю, что будут проблемы, 0603 и все, что выше ставятся идеально.

Из большого, обведенного на первой картинке - кварцы, один LMK61A2 (слева), другой AOCJYR (справа).

Меня больше питание плиски и ее интерконнект волнует, остальное я уже много раз разводил и работало, а вот с плисками только пока чужие борды пользовал.

Просто его надо уметь готовить- да и черт с ним.

Вот только на рисунках это преимущество не используете- да и есть сомнения по поводу футпринта для бга. Да и остальные футпринты как кривыми были так и остались.

Не играет роли когда кладутся пара переходных на 2+ десятка шаров, питание уже сделано неправильно. Подозреваю что на внутренних полигонах тоже есть на что посмотреть

Ага, они самые- в смысле, как ставить их планируется если у вас сквозное переходное больше пада?

Это не слегка, а конкретная грязь- так даже для кустарных девайсов делать не стоит.

Та же история что и с переходными в падах и наложением- никуда это не годится.

Вот и покажите что у Вас на 2 и 3 слое .Что касается второй части предложения- позвольте поинтересоваться, что такое "остальное", и что такое "работало"?

а что конкретно, пожалуйста, подскажите!



у меня минимум одно переходное на ногу питания, а там, где 20+ шаров - там почти все сигнальные, которые притянуты на 0 в квартусе.

Внутренние слои еще не разведены, поэтому не показываю, в них планировалось только 3 питания длинными и ровными языками положить, а может на них вообще забить и пробно заслать один дизайн на 2-х слойке, и один с такими языками на 4-х слойке.


не, ну сама дырка-то 0.3мм, а у пада 0.3х0.5. Я честно говоря в 0402 так до этого не делал, но от 0805 у меня часто так было, и ничего никуда не проваливалось. Правильно ли я понимаю, что лучше все-таки при маленьких падах так не делать.


не знал, что так делать нельзя и пару последних лет так делал. То, что разводил - работало. Разводил силовую, высокотоковые и высоковольтные полные и полумосты и всякие мосфетные включатели на 500В и 1кА (коротко-пульсовые по 1мкс). Спасибо за совет, поправлюсь!


как я говорил, 2-ой и 3-ий слои еще не разводил, но там осталось только питание, и то только 1.8В, 2.5В и 3.3В и в остальном дозалить землю, причем получается, что физически все уже соединено, но понятно, что 2-3 слои улучшат соединения.

Остальное - это всякие DC-DC. Многое первый раз нарисовал, но почти все срисовывал с их даташитов. На всякий случай наразводил к ним пинов, что если что не будет сделано правильно, то подключу временно внешнее питание.

Моя задача сейчас в этой плате оттестировать работу связки АЦП, плиски, двух клоков, и одноплатника, который туда через штекер подключается.

Да в принципе любой берите, сразу видны проблемы с:

- геометрией КП
- величиной вскрытия маски
- courtyard

Пример: у Вас единый футпринт 0402 на все приборы в этом типоразмере что неправильно- как минимум у тех же резисторов и конденсаторов разный футпринт. Само по себе при этом нарисовано очень странно- плотность близка к L, а все остальное непонятно от чего.


Не, там проблемы что с питанием, что с землей- можете ради интереса убрать землю с сигналок и посмотреть сколько у вас выйдет чисто на домены питания и каким путем оно доберется до переходных.

Оба варианта являются в корне неправильными.

Это радиолюбительский подход . "Спаял- заработало" это не аргумент, годится только для наколенных прототипов: не погружаясь во все связанные аспекты достаточно упомянуть критерии контроля качества паянных соединений на плате- с такими переходными в падах ничего путного не выйдет, хотя чисто электрически оно может "работать".

Да можно изначально землю дорожкой кинуть на все приборы и электрически все будет соединенно- вопрос только кому и где это надо? Вы сами себе яму и вырыли пытаясь питание сразу развести на внешних слоях тем самым запоров себе разводку и там. Надо было изначально планинг делать опираясь на внутренние слои- скажем очевидные моменты как на картинке заливка внутри несколько поправит, да толку мало от этого: ошибки сделаны на самом раннем этапе проектирования.


Это как раз не "всякие", а то что не могут сделать нормально огромное число псб дизайнеров- тут вы стороной их не обошли увы .

Огромное спасибо, EvilWrecker за очень дельные советы, мне стало проще понимать куда дальше копать.

В свое оправдание хотел бы сказать, что всегда ориентировался только на свой расстановочный станок, и под него затачивал этот дизайн. Полностью согласен, что дизайн не технологичен на обычном производстве.


не, вот здесь-то как-раз нижние 3 пина в плиске - это питание АЦП-шки, и я намеренно его запитал через тонюсенький провод с конденсатором на другой стороне, в соответствии с рекомендациями Альтеры питать эти пины через резистор.


эххх, вот хоть бы чуток понять в какую сторону с ними дальше бежать...

Спасибо!!!

Можно конечно начать с того что в данном случае это не резистор, а больше индуктивность- но лучше сказать так:уберите дороги с питания, поставьте нормальные полигоны, там где надо поставьте либо резистор, а лучше ферритовую шайбу с хорошим импедансом. Тут в конце концов дело не только в этой дорожке но и в PDN как таковом.

В личку Вам уже отписал в рамках заданного вопроса.

У АЦП футпринт слабоват.

Переходные отверстия могут закрыть медью за дополнительную денежку.

1)
+100500
У АЦП ножки тонюсенькие - интересно, где такой футпринт взяли?
Обычно делаю 0.25мм ножка / 0.25мм зазор или вообще 0.3/0.2.

2) Плейны сверху под BGA обычно не советуют. Я их обычно только под линеаровские BGA-LGA DC/DC кладу, чтобы токи под 30А ровнее распространялись.
Если уж и делать плейны, то через термобарьеры.
А у вас к плейнам под BGA ещё и зазор малюсенький - вот сдвинется маска у китайцев на 0.1мм, край плейна оголится и шарик коротнёт.

P.S. Вроде как упор на дешивизну делается.
Ну дык дешивизна и проистекает обычно из правильного грамотного проектирования топологии ПП с упором на изготовление - design for manufacturing.
Если у вас BGA не пропаяется или замыкание под ним будет или плата в целом глючить будет - это дешивизна по вашему?

Не знаю что у вас за плейсер и печка.
Мы используем плейсер+многозонную конвекционную печь за 500 килобаксов и на этом оборудовании компоненты 0402, в местах не совсем корректной топологии, могут слипаться или вставать гробиками.
Но перекрытие футпринтов без разделения маской - это вообще дикость.