Хотелось бы конкретики...

bigor говорил про зазоры. Там где это можно было реализовать я сделал

PCBTech сказал по 50 Ом. Это тоже не везде удалось получить, но если верить тому что MG То я имею во внутренних слоях 50...51 с копейками. На внешних слоях от 54 до 57 Ом

Fill много чем помог. Я выравнил цепи не только длине в пределах 0.5 мм но и времени в пределах 0.3 nS. Вычитал где-то что при периоде такта в 2.5 nS и 0.5 nS не критично

Безусловно есть риск что я не туда смотрю. Прошу подсказать если что не так...

Сообщение отредактировал PCBExp - Jan 23 2017, 09:03

Если вкратце, то именно те пункты от упомянутых авторов которые вы приводите, и нарушили- причем грубо. Вообще достаточно посмотреть на некоторые участки с вашей картинки чтобы понять масштаб:

Кроме того, можно подразумевать следующее:

- на такой плате с таким стеком и компоновкой легко разводятся байтлейны на 2 слоях, по 2 на условном слое Layer A, еще по два на Layer B.
- адреса можно раскидать по условным слоям Layer A, Layer B, Layer C, и если очень сильно прижмет то и на Layer D
- при этом обеспечить минимальный зазор в 2W вообще везде в области памяти, в том числе до полигонов которые вы игнорируете

Здесь же такое ощущение что трассы клали первые которые попались под руку, притом без хорошего свапа. Кроме того, не вполне понимаю как можно получить такую кривую разводку в экспедишине.

В общих чертах критика понятна. По большей части обведенные Вами зоны представляют собой оптический обман. 1.5W там есть везде для TRACE TO TRACE. 2W действительно можно получить, но придется настроить толпу областей правил.
По обведенным Вами места есть вопросы. Сверху-вниз - с 1-ого по 4-ое.
1. В чем проблема -поясните. Зазор там 1.8W. Его действительно можно вытянуть до 2W. Я это сделаю. Или форма тюнинга раздражает?
2. Подобное выравнивание видел на рефдизайне - там все работает. Похоже делали индусы, но это не противозаконно. Раздражает форма тюнинга?
3. в указанном месте везде 1.8W для TRACE-TO-TRACE. Если проблема только в отсутствии 2W то сделаю, раз уж с областями правил все равно мучиться
4. в этом месте зазор trace-totrace 1.6W. Если проблема в отсутствии 2W то понял, или что-то другое?

Свап просили не делать, чтобы спокойно сравнивать возможные проблемы с рефдизайном. Там тоже свапа нет.
Трассы клались согласно масштабированному рефдизайну - я старался повторить его во внешних слоях. Как получилось..

Сообщение отредактировал PCBExp - Jan 23 2017, 09:52

Чего-чего? Это кто у вас просит такие вещи?

Да ладно? Не верю- ибо это уже вообще край.

Да нет, я уверенно могу различить зоны с нормальным и не очень зазором . Что касается ваших вопросов- у вас везде в обведенных местах кривой зазор и кривые меандры, особенно в диффпаре.

По поводу "работает": вкл/выкл это еще не значит работает- нужно видеть как оно работает. Т.е форму сигналов- вписываются ли они в требования или нет.

ПС. А что за рефдизайн такой? Он закрытый?

Про свап просили программисты. Я с ними это не обсуждаю. Я не хочу рекламировать процессор по коммерческим соображениям. Он разумеется не секретный. Есть два дизайна. Стартер кит - там есть свап. И индастриал дизайн. Там свапа нет. Гербера лежат в открытую - никаких проблем. Зазорами сейчас займусь. Личку гляньте..

Отписал вам по упомянутому предмету, что касается:

Откуда у них вообще такие требования?

Возможно по незнанию предмета - первый раз тыкаем такой процессор. Но отличия стартеркита и индастриал кита заставляют задуматься. В индастриал ките стоит отдельная LDO для терминаторов TPS51200. в Стартерките обошлись резисторным делителем.

Я сейчас сам еще раз внимательно посмотрел на гербера и понял что так как я "отжал" дифпару так конечно не делали. Змейка там ровная и симметричная. Еще раз уточню что на детальные комментарии я не рассчитываю. Если из любви к искусству осилите - буду благодарен. Меня вполне устроят общие комментарии.

По зазорам я претензию понял. Мне это будет стоить сутки настройки CESа. Придется поделить площадь 20х22 мм на несколько зон с разными требованиями. Пока ограничился только выделением самых узких мест между выводами чипов и установил это на всю площадь.

Как я вас понимаю... У меня тоже вышла маленькая (почти победоносная) война на тему свапа. Попросите их аргументировать то, почему они требуют конкретно такой распиновки. Возможно, у них и есть какие-то обоснования... Но не факт, что есть что-то кроме "не хочу переделывать".

Кровь у них голубая. Отсюда и требования.

Там еще и зазоры до полигона не выдержаны. ближайшая линия к полигону на том же слое будет иметь уменьшенный импеданс

Да, видимо так есть. А бухгалтерия интересно не просит резисторы ставить в определенном порядке? Короче говоря, на 3 буквы надо слать этих программистов и делать нормально- если для них свап это проблема значит это школьники какие-то

Я смог скачать файлы платы только на стартеркит и уже от них стало весело Не тем людям видимо в этот раз производитель дал дизайнить. Впрочем разговор за референс это уже будет отдельная тема- вы можете напомнить какие отверстия и нормы заложены в вашей платке под память? Попробую сегодня шутки ради накидать пару байтлейнов с их нетлиста.

Так все уже сказали и не раз- свапьте смело биты в байтлейне, байтлейн разводите на одном слое, зазор выдерживайте минимум 2W, меандры кладите нормально.

Для данных и управления используется VIA 0.45/0.25mm. Для питания 0.5/0.3mm

Я вообщем программистов понять могу - никто не хочет рисковать. Да и сам тоже подстраховаться хочу. Если у производителя проблем нет то лучше чтобы и нас не было. А внешний вид и красоту вообще непонятно как оценивать. У большинства (и коммерсантов и бухгалтерии и пр.) оценка самая простая - покупают и замечательно...

А толщина трасс для для SE и диффпар?

Дык, тут вообще разговор не за него- только за "электрику". До красоты еще добраться надо.

в наружных слоях 0.1 и для отдельных цепей и для дифпар. Расстояние в дифпаре 0.19 (взял с дизайна). Во внутренних слоях 0.15 (в основной массе). Там где пролезал в "ушко" - сужался до 0.1мм

Да,
бывает что нельзя..
Главное вовремя выяснить.

Сглазили Вы производителя. Хотел Вам кинуть ссылку на схему/гербера индастриал железки. Раньше они в открытом доступе лежали. Теперь просят зарегистрироваться и обещают прислать на почту....