Цитата(PCBExp @ Jan 9 2017, 22:10)

... что надо как минимум иметь зазор между проводниками (например линиями данных) 1.5 а лучше 2W (ширины самого проводника)...
Желательно.
Но если параллельных сегментов мало и они очень короткие, то расстояние между ними можно уменьшать и до 1W. Но результаты такого дизайна нужно моделить...
От данных к другим цепям - лучше не менее 2W.
От дифпар до соседних цепей - тоже лучше 2W .
Цитата(PCBExp @ Jan 9 2017, 22:10)

Другой серьезный документ требует не меньше 4W. Хочу понять чем рискую.
Покажите документ
Цитата(PCBExp @ Jan 9 2017, 22:10)

Хочу понять чем рискую.
Рискуете кроссталками (их высоким уровнем) и сбойностью работы памяти.
Цитата(PCBExp @ Jan 10 2017, 08:22)

На данный момент весь дизайн у меня 8-ми слойный. Но кусок схемы с памятью сделан с оглядкой на 6-ти слойный рефдизайн производителя процессора. Очень хочется попробовать в 6-ти слоях все разрисовать.
Не стоит. Делайте на 8 слоях, если слоев хватает.
Цитата(PCBExp @ Jan 10 2017, 08:22)

между 1 и 2 слоями диэлектрик 0.1 мм (2ой слой - земля) между 7 и 8 слоями тоже 0.1 мм. (7ой - слой питания).
Тогда при 0,10мм ширине дорожки импеданс линий будет порядка 60Ом.
ИМХО, для памяти лучше импеданс поменьше соблюдать.
Цитата(PCBExp @ Jan 10 2017, 08:22)

Пока в стекапе диэлектрик между 2 и 3 а также 6 и 7 слоями по 0.2 мм. Но в 3 и 6 слоях нет такой плотности - там я и 4w смогу обеспечить. Значит ли это что диэлектрики можно оставить 0.2? В 1 и 8 слое линии данных и их строб. В 1, 3, 6 и 8 слоях - все остальные проводники за исключением питания. В 4 и 5 слоях пока пусто.
Вам бы определится с назначением слоев, стеком, импедансами...