У меня процессор (та его часть которая смотрит в память) и 2 чипа поместились на неполном квадрате 27 х 27 мм. Это не моя прихоть - это обстоятельства... Перечитал несколько документов (и то что в этой ветке выкладывали) по этой теме и пришел к выводу что надо как минимум иметь зазор между проводниками (например линиями данных) 1.5 а лучше 2W (ширины самого проводника) . У меня ширины проводника 0.1 мм. Процессор будет работать на частоте 1 ГГц. Память DDR3 будет 400-MHz Clock (DDR-800 Data Rate). Зазор между этим адовым куском и всей остальной схемой смогу выдержать 3 мм. Будет свой полигон питания для памяти. Земляной полигон один на всю цифровую процессорную часть. Другой серьезный документ требует не меньше 4W. Хочу понять чем рискую.

Я бы ориентировался не только на ширину проводника, но и на зазор между проводником и опорным плейном, поскольку ЭМ-поле сосредоточено именно в этом пространстве и на длину дорожек, когда они идут параллельно с минимальным зазором. Судя по ширине проводника в 0.1мм для 40Ом, диэлектрики у вас тоже тонкие (порядка 0.07-0.1мм), и длина дорожек минимальная (не успеют навестись друг на друга) поэтому 0.2мм зазора ИМХО хватит.
Частоты тоже не очень большие.

Можете промоделировать в Гиперлинксе каком-нибудь для полного успокоения - вдруг и 0.15мм сойдёт.
Ещё можно по волновому посмотреть для диффпары: раздвигать проводники пока импенданс диффпары перестанет сильно меняться (скажем в пределах 5%) - значит связь между проводниками минимальна.

На данный момент весь дизайн у меня 8-ми слойный. Но кусок схемы с памятью сделан с оглядкой на 6-ти слойный рефдизайн производителя процессора. Очень хочется попробовать в 6-ти слоях все разрисовать. между 1 и 2 слоями диэлектрик 0.1 мм (2ой слой - земля) между 7 и 8 слоями тоже 0.1 мм. (7ой - слой питания). Пока в стекапе диэлектрик между 2 и 3 а также 6 и 7 слоями по 0.2 мм. Но в 3 и 6 слоях нет такой плотности - там я и 4w смогу обеспечить. Значит ли это что диэлектрики можно оставить 0.2? В 1 и 8 слое линии данных и их строб. В 1, 3, 6 и 8 слоях - все остальные проводники за исключением питания. В 4 и 5 слоях пока пусто. с Гиперлинксом я почти "никак" не знаком. Может есть где на просторах документ для начинающих?

Желательно.
Но если параллельных сегментов мало и они очень короткие, то расстояние между ними можно уменьшать и до 1W. Но результаты такого дизайна нужно моделить...
От данных к другим цепям - лучше не менее 2W.
От дифпар до соседних цепей - тоже лучше 2W .

Покажите документ


Рискуете кроссталками (их высоким уровнем) и сбойностью работы памяти.


Не стоит. Делайте на 8 слоях, если слоев хватает.

Тогда при 0,10мм ширине дорожки импеданс линий будет порядка 60Ом.
ИМХО, для памяти лучше импеданс поменьше соблюдать.

Вам бы определится с назначением слоев, стеком, импедансами...

BIGOR, спасибо за подробные комментарии

С зазором в 2W понятно. В верхнем и нижнем слоях есть места где его обеспечить очень проблематично, но я постараюсь.
Не смог найти тот документ - реально персмотрел/перечитал кучу всего и не только здесь. Возможно что-то перепутал- будем считать что привидилось.
Про кросталки понятно. Была надежда что на 400 МГц это не так критичною Но и с этим все понятно - постараюсь добиться 2W.
8 слоев могут понадобиться в других местах. Как только пойму что в тех местах не разойтись в 6-ти слоях - натянут под памятью дополнительный земляной полигон и протащу шину питания. У меня источник питания VDDS_DDR, процессор и память стоят в ряд. То есть шину питания придется тащить от источника под процессором или вокруг него. По прямой всего миллиметров 30 но под процессором практически спрошная матрица переходных отверстий.

Я правильно понимаю, для того чтобы снизить импеданс (например до 40 Ом надо увеличить зазор до полигона (то есть увеличить толщину диэлектрика) или увеличить толщину проводника?
с назначением слоев я вроде как определился. По крайней мере с теми 6-ю что сейчас используются. Про дополнительные два слоя написал выше. Стек пока остается 8-мислойный.
0.5Oz/0.1mm/1Oz/0.2mm/1Oz/0.2mm/1Oz/0.2mm/1Oz/0.2mm/1Oz/0.2mm/1Oz/0.1mm/0.5Oz= 1.445 mm

Покритикуйте трассировку в имеющихся 4-ех слоях. Если нужно - могу добавить кусок схемы

Посмотрите что даст Signal Integrity или гиперлинкс. Там всплывут ваши огрехи. На мой взгляд есть проблемы, ~десяток мест, но не так много, хотя нарушены многие рекомендации. Может еще расположением чипов поиграть нужно. Однако у вас частоты 400Мгц не столь высокие, может и прокатить.
Для снижения импеданса я увеличиваю толщину проводника обычно, сохраняя ширину коридора. Но зависит от конкретной реализации и топологии.
На ваших катринках трудно понять, поскольку полигоны сняты.
В помощь:
https://www.youtube.com/watch?v=41r3kKm_FME
https://www.youtube.com/watch?v=BlHLmQ2HO1w

Судя по картинкам там достаточно места чтобы все выполнить. Просто свободные места используются не оптимально

Aner, Спасибо за комментарий.

Можете указать хотя бы на одно место с нарушениями и расписать хотя бы основные или самые критичные нарушения. Я постараюсь сам по аналогии поискать оставшиеся ~9 мест.
Возможно это важное замечание - у меня микросхемы DDR3L. Напряжение питания 1.35 вольта

Относительно полигонов. Я постарался словами объяснить но видимо плохо получилось. Попробую еще раз.
В верхнем слое (у меня TOP голубого цвета) земляной полигон протекает совсем немного - под центрами чипов памяти. Все остальное место занимают проводники. Повторил ка в рефдизайне производителя.
Вторым слоем идет сплошной земляной полигон. Он занимает всю свободную площадь. Я не выложил эту картинку.
Третий слой (у меня синий) содержит только проводники (как и на рефдизайне).
4 и 5-е слои пока пустые. У производителя все на 6-тислойке поместилось
Шестой слой (у меня оранжевый) содержит только проводники (как и на рефдизайне).
Седьмой слой питания - это полигон во всю площадь - 1.35 вольта. По центру его рвет проводник VDD_REF
Нижний слой - содержит земляной полигон пятнами в местах свободных от проводников.
Боюсь что всеравно это объяснение плохое....

Постараюсь завтра выложить картинку с полигонами но смотрятся они фигово...

Уже спрашивал но пока никто не ответил. Может подкините ссылку на Signal Integrity или гиперлинкс для начинающих?

Уточните, пожалуйста, какие именно сигналы в каком слое страссированы?
Какой part number микросхемы DDR3, и есть ли на нее datasheet?

D0...D31, DQM/DQS/DQSn, CLK/CLKn в 1 и 8 слоях. По 2 отверстия в каждой цепи. Все длины выровнены до 20.....20.01 мм
CKE делится резистором на 2 части. От процессора до резистора в 1 и 8 слоях. От резистора до первого чипа в 1, 3 и 8 слоях. Между первым и вторым чипом в 1 и 3 слоях. От второго чипа до терминатора - в 1 слое. На оба куска этой цепи 4 переходных отверстия.
Остальные сигналы обходят процессор, первый чип, второй чип и терминатор по очереди в 1, 3, 6 и 8 слоях. На линии RESET терминатора нет. Во всех цепях по 4 переходных отверстия в каждой. Длины всех цепей без учета проводника от последнего переходного отверстия до терминатора выровнены до 58.63.....58.66 мм. Длины проводников от выводы чипов памяти до ближайших переходных отверстий выровнены до 0.57 мм


Оба чипа памяти вот такие MT41K256M16HA-093:E. Добавлена линия адреса A15 на случай бОльшего чипа

Выравнивать лучше не в миллиметрах, а в наносекундах задержки распространения (рассчитать позволят калькуляторы Polar или Saturn). Во внешних и внутренних слоях удельные задержки (ns/mm) будут у Вас всего скорее разными. Кроме того надо учитывать добавку длинны переходными отверстиями.

А импеданс в Top и Bottom правильно посчитан? Что-то непохоже это на 50-омные линии. Какая у них ширина, и какой зазор у диффпар?
Вы данные тянете без разбивки на байты или слова?
Где находится DQS0, и где относящиеся к нему биты данных?

В принципе для вашей частоты, может, и не так критичны все эти вопросы.
Но раз Вы обратились за помощью, наверное, надо действительно подсказать, что в трассировке неидеально, что можно поправить...

Можете подкинуть ссылку на эти калькуляторы?

Про длины переходных отверстий я забыл совсем, но прелесть в том что их количество в однотипных цепях одинаковое.




Ширину всех трасс и дифпар в том числе я взял 0.1мм как у производителя процессора на рефдизайне. Только питание 0.2....0.3 мм. Оттуда же переходное отверстие 045/0.25 мм для данных и 0.5/0.3 мм для питания. Оттуда же зазор между проводниками в дифпаре 0.19 мм .

Данные я тяну не переставляя. То есть D0 проца идет на D0 памяти, D1 соответственно на D1 и т. д.

DQS/DQSn идут дифпарами. Относящиеся к биты рядом проложены. DQM на рефдизайне никак не отличался - по крайней мере я не заметил. Кусок схемы добавил...

Следующий вопрос мой будет к знатокам MG795 как мне настроить и проверить импеданс . Чувствую, что я какой то хренью занимаюсь или не туда смотрю...

Если верить этой вкладке - в верхнем и нижнем слое у меня по 60 Ом получается. Если увеличить ширину до 0.15 - получится 50. Но с 0.15 мм я не пролезу много где. Как лучше поступить?

Сделайте 0.15, а в узком месте шейку 0.1 - мне кажется, так будет лучше.
Ну а вообще - можем вам промоделировать полученную топологию в Sigrity, показать самые проблемные сигналы и самые неприятные задержки.
А если найдется IBIS-модель памяти, то и глазковую диаграмму.

Я Вас правильно понимаю - Стремиться нужно к тому чтобы по возможности везде было 40 Ом или около того?

Наверное, все-таки к 50 Ом надо стремиться, мы обычно так делаем, но надо смотреть рекомендации производителей памяти и контроллера.
Или моделировать.

Во внешнем и внутреннем слоях при этом ширина проводника будет разная, поэтому я и говорил про 0.15 - только для внешних слоев,
чтобы приблизить их к 50 Ом.

Спасибо. Внутренние слой перелопатить попроще. С внешними совсем труба

А ещё задержку от шариков BGA корпуса до кристалла микросхемы
Например в средних ПЛИС разница задержек между выводами может достигать 2см, даже в пределах одного банка.

Поэтому выравнивать можно хоть до фемтосекунд с учётом силы Кориолиса, только на фоне 2см разностей длинн внутри корпуса это выглядит очень смешно. Для ПЛИС Xilinx эта информация легко доступна и при использовании серьёзного САПР её можно учесть, но производители процессоров обычно забывают делится такими данными.



У вас резистор на ZQ 240Ом, в DDR3 его сопротивление обычно на 6 или на 7 делится и получается 40 или 34 Ом ODT на ногах данных.
А шина управления терминируется внешними резюками - там уж как хотите, но обычно чем меньше сопротивление дорожек, тем лучше переходные процессы в Гиперлинксе выглядят.

З.Ы. Хотя мне однажды монтажники на DDR2-800 запаяли терминаторы 470Ом вместо 47 - работало.

Сатурн был свободный, поищите в сети. Раньше можно было скачать с их сайта www.saturnpcb.com
Полар лучше но он коммерческий - вот их сайт http://www.polarinstruments.com/

To VladimirB Значит ли это что импеданс в 40 Ом особенно критичен на диниях данных а на остальных линиях значение может быть выше. На этих 32+4 дифпары +DQM я наверное смогу обеспечить это значение.

To vladec. Спасибо - попробую скачать и посчитать

на самом деле для ддр3-800 можно сильно не париться с 40 омами, достаточно иметь везде SE импеданс 50 ом +/- 10%, а на диф.парах соответственно 100 ом. на такой скорости гарантированно будет работать.
крайне желательно развести байты данных и соответствующий клок данных в одном и том же слое. адреса и управление можно тасовать как угодно. (в разумных пределах)
еще я бы присоватовал не выравнивать длины такими гармошками. у вас ведь куча места около чипов - используйте его, т.е. вместо серпантина на дороге можно просто сделать это дорогу большим полукольцом. ну или пользуйте тромбон, вместо змейки - чем меньше загибов - тем лучше и кошернее.
Выравнивать, как и сказали, лучше в единицах времени, а не длинны, если вы работаете в аллегре - то там тупо в констрейнах задавать например 5ps вместо 0,1mm и все. Хотя для такой частоты выравнивание кажных дорог можно делать и +/-0,5 и даже 1мм и все будет работать, это если уж вы в мм задаете выравнивание. Тут главное - выравнять дороги внутри диф.пары. это крайне важно и критично.

импедансы в 40 ом и иные вещи про расстояния между дорогами и т.д. это скорее применимо к памяти 1600/1866МГц и более, а тут даже при херовом контроллере памяти со стороны проца все равно таки заработает. Промоделить это конечно можно и нужно, особенно если есть время и IBIS модели чипов, но можно и не моделить.

на счет стекапа, если вы делаете дороги 0,1мм, то лучше сделать дороги по 18 мкм на всех слоях. тогда получится что-то типа того. всё в микронах.



а еще более правильно - написать письмо изготовителю PCB с запросом стекапа под вашу толщину и количество слоев, и не заморачиваться с софтом, а использовать готовые посчитанные для вас данные геометрии трасс.

както так, наверное.

bloody-wolf, а почему все расчеты делаете для случая трасс с землей? На самом деле такая ситуация ведь будет только для "наружных" трасс группы, да и то, только с одной стороны. Потому как сигнальных соседей принимать за землю вряд ли корректно.

У меня все линии данных DQS/DQSn/DQN идут в верхнем и нижнем слоях с двумя отверстиями. Адреса-управление и прочие FLY-TO моргают в 1,3,6 и 8 слоях

Относительно тромбона и аккордеона я не понял. Качественный показатель "лучше и кашернее" можно как-нибудь в цифрах представить? Я в принципе не против тромбона или полукольца, но аккордеон позволяет компактно "уложиться". У меня очерчена граница за которую я бы не хотел вылезать. Разглядывал два рефдизайна производителя процессора. В обоих дизайнах именно гормошки - аккордеоны. Места там полно. Я решил что это индивидуальные предпочтения или особенности САПР.

Идея выравнивать в секундах мне и раньше покоя не давала. Видимо созрела. Следующий вопрос к знатокам MG как в этой вкладке указать или понять задержку?

потому, что видимо был бухой =) конечно же надо сигнальный слой без земли брать, хотя и с землей примерно похоже будет, ну будет что-нить вместо 51 ома 55 или 57, по большому счеты на скоростях ТСа это никак не скажется.
и как я уже написал - самое правильное это написать письмо изготовителю плат и получить от него готовый стэкап.

Я уже спросил производителя. Он похоже меня не понял... . Он на полном серьезе без смайлов сказал, что сделает то что мне нужно. Если это будут стандартные материалы то будет дешевле. Если редкоиспользуемые толщины препрегов - то дороже. Ширины проводника/зазора - 0.1/0.1мм и via grid-0.02 мм его вообще никак не возбудили. Я выбрал стандартные значения - вписался в 1.6 мм (если конечно толщину фольги считать 0.035 а не 0.04

Для сигнальных слоев с трассами 0.1мм лучше использовать 18мкм медь - и проще и дешевле будет. Для плэйнов питаний 35мкм, но надо смотреть, реально ли столько нужно.

если коротко и своими словами так сказать, то целостность сигнала, выравненного тромбоном или кольцом будет лучше, чем у серпантина, особенно, у сильно сжатого серпантина, т.к. каждый сегмент начинает влиять на соседний, соответственно, чем меньше сегментов и чем они длиннее тем лучше. Опять же каждый угол это небольшая потеря емкости проводника по отношения к прямому сегменту, соответственно на каждом повороте будет плавать импеданс и в том числе будет переотражаться сигнал, а это не к чему, мы ведь не антенну делаем, а сигнальную линию.
Ну и сегменты должны быть больше чем время нарастания сигнала, т.е. относительно длинными и соответственно их количество небольшое => т.е. получается как бы тромбон, а не серпантин.
Посмотрите кстати картинки напряженности (тока) э/м поля антенны которая скручена меандром, как раз она излучает на прямом участке ДО начала меандра и дальше - на всех углах.
можно еще почитать
Understanding Signal Integrity
Авторы: Stephen C. Thierauf примерно 190 страничка в книге от 2011года.



7. The Study and Implementation of Meanderline Antenna for an Integrated Transceiver Design
— MinJie Ma, Kai Deng

Спасибо за информацию. Есть над чем подумать.

Зачем вам сторонние калькуляторы если переключившись на создание ограничений в Constraint Manager (CES) вы можете эти самые ограничения как задавать, так и видеть в значениях задержек а не длин?
Нажмите для просмотра прикрепленного файла

Можете подсказать как включить этот CES? Во время создания проекта галку CES не поставили! Сейчас иконка CES недоступна- бледная

Насколько я понимаю схема в DC/DV. Соответственно в нем в настройках проекта надо включить эту галочку.

Спасибо поищу. А если не потяну или какие неудобства фатальные встретятся (по слухам такое было у знакомых) откатиться к безкесовому слстоянию можно или лучше копию сохранить?

Естественно нормальные герои перед глобальными изменениями делают копию (на всякий пожарный).
В принципе откатиться можно через спец. утилиту, но зачем? Я уже много лет как не встречал каких либо глобальных проблем в CES, а возможностей в нем намного больше.

Понял. А ссылку на какую нибудь обучалку по работе с CES не будет наглостью спросить?

В любом тренинге по DxD или Exp есть глава посвященная этому. На нашем сайте их 4.
Например Тыц


Нажмите для просмотра прикрепленного файла

ссылка или поврежденная или я каких прав не имею? У меня оно вот так выглядит

http://electronix.ru/redirect.php?http://z...CNHTXFK%20RFRB{

Включил. Не "рвануло" -все плавно переехало. Милсы на миллиметры заменил. Обучалочку бы хоть какую нибудь....

Не могу установить максимальную длины цепи - значение длины установлено не мной и залочено. Как бы его поменять

Ссылку исправил



Читайте внимательно названия столбца, у вас выбрана максимальная длина ответвления. И не активна она т.к. топология соединений стоит MST, а не Custom.

Как полегчало то...

А можно как-нибудь в CES у, например, всех адресных цепей настроить выравнивание отдельных участков цепи - например между двумя чипами памяти, без привязки к отрезку между процессором и первым чипом? Ну и до кучи, трасс куски до терминаторов исключить?

Есть понятие пара пин (pin pair) на которые можно установить ограничения длин\задержек. Т.е. например пара пинов= две физических цепи внутри электрической цепи. Или наоборот только часть(и) физической цепи.

Почти со всем разобрался. Осталось понять где в этой таблице та самая задержка распространения сигнала

Стрелбец Actual на вашем скрине это актуальная длина. Если переключить тип, можно будет видеть задержку, а не длину - (мм)/(ps).
У вас установлена только верхняя граница длины.

а переключить то как??? голову всю сломал...

Если мне память не изменяет, в том же Length and Tof delay, в столбце Type, поменять length на TOF.
И не забудьте поменять весовой коэффициент для отверстия в ViaDefinition.

За переключатель типа спасибо.

А поменять коэффициент на что?

А на предыдущей странице посмотреть на мой скриншот слабо? Сравните настройки Lane3 и 4.

Плохо у меня с внимательностью, а интуиция во время знакомства с софтом отключается.... - не догадался. Но это все "болезни" первого раза.

Я когда руками выравнивал то ничего умнее не придумал чем сделать все 32 шины данных, 4 дифпары DQS и 4 нитки DQM одной длины. Поэтом на байты не разделял..

Но если все таки вернуться к переходному отверстию и прочим настройкам. Я так понимаю во всех цепях все переходные должны быть одного типа?

Еще один вопрос покоя не дает. Я вычитал в одном из любезно предоставленных документов что можно сделать видимыми имена цепей в трассировке. Это только в VX2.1 или В 795 тоже есть?

Length Factor = 1
Delay - требуемая вам задержка.
Это если хотите совсем совсем выравнивать. Но тогда становится все несколько грустнее с автоматическим и полуавтоматическим выравниванием. Я лично, в итоге, отказался от выравнивания по времени и использования реальных длин ПО. Просто на группы делили по слоям и добавлял коэффициент к длине в зависимости от слоя. Но это для относительно простых случаем, когда 2 перехода... На сложных это становится геморойно...

В смысле типа? Какой переходный сделаете - таким он и будет. ВЫ можете каждой созданной группе свое ПО по умолчанию сделать. Или просто, во время трассировки, нажать Правой кнопкой и выбрать другое ВИА.

Следующий шаг... А какая вообще задержка и их "разбег" в группе сигналов считаются допустимыми? У меня сейчас получается задержка от 0.386 до 0.457 наносекунды. Могу их уравнять например в "окно" 0.41...0.42 наносекунды.

Вопрос для понимания. Не понимаю как это в жизни работает. Наблюдаю у двух сигналов , идущих сравнительно параллельно при одинаковой длине разные задержки. Начинаю укорачивать "длинную" (по времени) цепь. Длина ее становится короче и задержка падает. Сравнялись линии по задержке при разницы длины около 0.5 мм. На разных участках сигналы идут в разных слоях. То есть разница набирается за счет разных слоев?

Если я на свободных местах во внутренних слоях планирую полигонов налить, то это лучше сделать сразу - до выравнивания?

Еще замечено что у всех линий данных, идущих строго в верхнем и нижнем слоях задержка стоит "колом". При длине 20 мм имею 0.116 наносек.

На счет коэффициента в зависимости от слоя, можно по подробнее?

По отверстия я имел ввиду что под процессором с шагом 0.65 и под памятью с шагом 0.8 использовал разные переходные. Но потом понял что дольше буду разбираться и везде сделал 0.45/0.25

Еще заметил что самая быстрая цепь (с самой маленькой задержкой) у меня RESET на которой терминатора нет. Может она такая быстрая именно из-за отсутствия терминатора? Может тогда надо отрезок цепи от второго чипа до терминатора исключить?

По самому CES вопрос возник. Я работу с ним грандиозную проделал - зазоры настроил и пр. У меня те же самые правила отлично пригодятся в другом проекте. Можно ли как-нибудь эти настройке экспортировать из проекта в проект?