1. Задержка на разных слоях может быть разной. Все зависит от параметров стека. Для скорейшего понимания, возьмите HL и добавьте несколько передающих линий на эквивалентную схему, увидите нечто подобное Нажмите для просмотра прикрепленного файла
в данном случае в свойствах установили одинаковую длину, но первая трасса на верхнем слое, а вторая на внутреннем (третьем). Как видите задержка довольно сильно отличается, хотя у них один опорный слой (второй). Поиграйтесь параметрами стека и трассы, и увидите наглядно что на что влияет и как.
2. Удельная задержка в трассе и переходе разная поэтому и в свойствах via задают фактор длины, для компенсации при подсчете. Т.к. в конечном счете вам нужно чтобы сигналы прибыли в определенное время, а выдержав одинаковую общую длину это отнюдь не значит что получили одинаковую задержку. Например две цепи одна без переходов, другая с двумя переходами, общие длины равны. Означали ли это что и задержка равна? Конечно нет.

С количеством как раз VIA все понятно. У меня их в этих FLY-TO цепях строго по 4. Однако разбег имеется. Правда в тех цепях что идут в одинаковых слоях разбег самый маленький.

А как рассчитывается допустимый разбег задержки? У меня частота 400 МГц. Период клока соответственно 2.5 наносекунды. Читаю описание на память и в явном виде не нахожу разрешенную величину разбега. Или такой параметр вообще не указывается или я его пропускаю/не понимаю.

Это должно быть в даташите/TRM/UG на процессор, т.к. зависит от реализации контроллера памяти.

Если VIA учитывать, то можно ещё учесть расстояние которое пройдёт сигнал с одного слоя на другой внутри VIA.
В общем случае кол-во VIA может быть одинаково, а суммарное расстояние со слоя на слой разное.

Попробуйте Length Factor = 1 поставить. Посмотрите какие вам длины выдаст с учетом ПО. Мб разбег как раз в них Вследствии перехода с разных слоев?

Кроме этого посмотрите внимательно еще документацию на свой процессор, на предмет нет ли там еще и различий в задержках внутри корпуса для разных пинов. Для ПЛИСов, например даются таблицы задержек на пинах и они разные для разных корпусов.

В описании процессора нашлись пара страниц. Длина А3 максимум 600 милс или 15.25 мм. На рефдизайне 37 мм. Я удавил до 21 мм. Или я чего то не понимаю или одно из двух....

Камрад Uree в свое время отметил, что байтлэйны защелкиваются в середине.
Поэтому пофиг наводки внутри байтлейна, можно биты поплотнее разместить.
Имхо, здравая мысль, разве что калибровочный особняком.

Калибровочный это DQM или пара DQS/DQSn?
Особняком - это с зазором до линий данных?

Получил от "коммерсантов" удивительный вопрос - в самой дешевой комплектации планируется использовать только один чип DDR3 - младшие 16 бит. Процессор в таком режиме работать может (судя по описанию). Моя трассировка справится с таким режимом? Покритикуйте ее...

По вашим картинкам можно однозначно утверждать что все сказанное в этой теме- особенно по существу, т.е авторства bigor, fill и PCBtech- прошло мимо.

Хотелось бы конкретики...

bigor говорил про зазоры. Там где это можно было реализовать я сделал

PCBTech сказал по 50 Ом. Это тоже не везде удалось получить, но если верить тому что MG То я имею во внутренних слоях 50...51 с копейками. На внешних слоях от 54 до 57 Ом

Fill много чем помог. Я выравнил цепи не только длине в пределах 0.5 мм но и времени в пределах 0.3 nS. Вычитал где-то что при периоде такта в 2.5 nS и 0.5 nS не критично

Безусловно есть риск что я не туда смотрю. Прошу подсказать если что не так...

Если вкратце, то именно те пункты от упомянутых авторов которые вы приводите, и нарушили- причем грубо. Вообще достаточно посмотреть на некоторые участки с вашей картинки чтобы понять масштаб:

Кроме того, можно подразумевать следующее:

- на такой плате с таким стеком и компоновкой легко разводятся байтлейны на 2 слоях, по 2 на условном слое Layer A, еще по два на Layer B.
- адреса можно раскидать по условным слоям Layer A, Layer B, Layer C, и если очень сильно прижмет то и на Layer D
- при этом обеспечить минимальный зазор в 2W вообще везде в области памяти, в том числе до полигонов которые вы игнорируете

Здесь же такое ощущение что трассы клали первые которые попались под руку, притом без хорошего свапа. Кроме того, не вполне понимаю как можно получить такую кривую разводку в экспедишине.

В общих чертах критика понятна. По большей части обведенные Вами зоны представляют собой оптический обман. 1.5W там есть везде для TRACE TO TRACE. 2W действительно можно получить, но придется настроить толпу областей правил.
По обведенным Вами места есть вопросы. Сверху-вниз - с 1-ого по 4-ое.
1. В чем проблема -поясните. Зазор там 1.8W. Его действительно можно вытянуть до 2W. Я это сделаю. Или форма тюнинга раздражает?
2. Подобное выравнивание видел на рефдизайне - там все работает. Похоже делали индусы, но это не противозаконно. Раздражает форма тюнинга?
3. в указанном месте везде 1.8W для TRACE-TO-TRACE. Если проблема только в отсутствии 2W то сделаю, раз уж с областями правил все равно мучиться
4. в этом месте зазор trace-totrace 1.6W. Если проблема в отсутствии 2W то понял, или что-то другое?

Свап просили не делать, чтобы спокойно сравнивать возможные проблемы с рефдизайном. Там тоже свапа нет.
Трассы клались согласно масштабированному рефдизайну - я старался повторить его во внешних слоях. Как получилось..

Чего-чего? Это кто у вас просит такие вещи?

Да ладно? Не верю- ибо это уже вообще край.

Да нет, я уверенно могу различить зоны с нормальным и не очень зазором . Что касается ваших вопросов- у вас везде в обведенных местах кривой зазор и кривые меандры, особенно в диффпаре.

По поводу "работает": вкл/выкл это еще не значит работает- нужно видеть как оно работает. Т.е форму сигналов- вписываются ли они в требования или нет.

ПС. А что за рефдизайн такой? Он закрытый?

Про свап просили программисты. Я с ними это не обсуждаю. Я не хочу рекламировать процессор по коммерческим соображениям. Он разумеется не секретный. Есть два дизайна. Стартер кит - там есть свап. И индастриал дизайн. Там свапа нет. Гербера лежат в открытую - никаких проблем. Зазорами сейчас займусь. Личку гляньте..

Отписал вам по упомянутому предмету, что касается:

Откуда у них вообще такие требования?

Возможно по незнанию предмета - первый раз тыкаем такой процессор. Но отличия стартеркита и индастриал кита заставляют задуматься. В индастриал ките стоит отдельная LDO для терминаторов TPS51200. в Стартерките обошлись резисторным делителем.

Я сейчас сам еще раз внимательно посмотрел на гербера и понял что так как я "отжал" дифпару так конечно не делали. Змейка там ровная и симметричная. Еще раз уточню что на детальные комментарии я не рассчитываю. Если из любви к искусству осилите - буду благодарен. Меня вполне устроят общие комментарии.

По зазорам я претензию понял. Мне это будет стоить сутки настройки CESа. Придется поделить площадь 20х22 мм на несколько зон с разными требованиями. Пока ограничился только выделением самых узких мест между выводами чипов и установил это на всю площадь.

Как я вас понимаю... У меня тоже вышла маленькая (почти победоносная) война на тему свапа. Попросите их аргументировать то, почему они требуют конкретно такой распиновки. Возможно, у них и есть какие-то обоснования... Но не факт, что есть что-то кроме "не хочу переделывать".

Кровь у них голубая. Отсюда и требования.

Там еще и зазоры до полигона не выдержаны. ближайшая линия к полигону на том же слое будет иметь уменьшенный импеданс

Да, видимо так есть. А бухгалтерия интересно не просит резисторы ставить в определенном порядке? Короче говоря, на 3 буквы надо слать этих программистов и делать нормально- если для них свап это проблема значит это школьники какие-то

Я смог скачать файлы платы только на стартеркит и уже от них стало весело Не тем людям видимо в этот раз производитель дал дизайнить. Впрочем разговор за референс это уже будет отдельная тема- вы можете напомнить какие отверстия и нормы заложены в вашей платке под память? Попробую сегодня шутки ради накидать пару байтлейнов с их нетлиста.

Так все уже сказали и не раз- свапьте смело биты в байтлейне, байтлейн разводите на одном слое, зазор выдерживайте минимум 2W, меандры кладите нормально.

Для данных и управления используется VIA 0.45/0.25mm. Для питания 0.5/0.3mm

Я вообщем программистов понять могу - никто не хочет рисковать. Да и сам тоже подстраховаться хочу. Если у производителя проблем нет то лучше чтобы и нас не было. А внешний вид и красоту вообще непонятно как оценивать. У большинства (и коммерсантов и бухгалтерии и пр.) оценка самая простая - покупают и замечательно...

А толщина трасс для для SE и диффпар?

Дык, тут вообще разговор не за него- только за "электрику". До красоты еще добраться надо.

в наружных слоях 0.1 и для отдельных цепей и для дифпар. Расстояние в дифпаре 0.19 (взял с дизайна). Во внутренних слоях 0.15 (в основной массе). Там где пролезал в "ушко" - сужался до 0.1мм

Да,
бывает что нельзя..
Главное вовремя выяснить.

Сглазили Вы производителя. Хотел Вам кинуть ссылку на схему/гербера индастриал железки. Раньше они в открытом доступе лежали. Теперь просят зарегистрироваться и обещают прислать на почту....

Да и фиг с ним- не ожидаю там увидеть больших различий в качестве по сравнению со стартеркитом. Пока поиграюсь с последним

Получается что в вопросе со свапом есть один положительный для меня момент. Я уже начал переживать что только у моих программистов эта проблема. А оказалось что в общем русле движемся....

Попробовал быстро в черновом(можно существенно улучшить) варианте накидать один байтлейн на топе- результат на картинке.

Для пущей чистоты эксперимента поставил фанаутов в том числе там где не надо, разбег длин в матч-группе изначально сделал больше 2х, разводка дугами, меандры на дугах, минимальное количество switchback-ов, зазор между битами 2W(кое где меньше слегка только под процем) но в меандре 3W, до диффппары зазор увеличенный. Диффпары взял как из референса с зазором 0.2мм, переходные сквозные 0.2/0.4

Вторая планка разводится так же спокойно, оставшиеся 2 байтлейна кладутся вообще без проблем на внутренних слоях благо неполная матрица выводов у проца, хоть и шаг 0.65мм

А зачем? В чем тут хитрость?


Не-не. Для коммерсантов мало шобы покупали. Должны расхватывать как горячие пирожки...

Боязнь высоты.

Просто очень мало людей знает/понимает что такое DFM, annular ring и его связь с классом точности и соответственно ценой

Хитрости нет. Это скорее дань традиции, по которой все линии питания толще потому как по ним течет бОльший ток. Это еще с тех времен когда все это добро жрало как надо....
Класс точности тот же что и остальных отверстий. Ширина ободка (или annular ring) шириной 0.1 мм. Я уже запутался с номерами классов поэтому объясняюсь значениями зазора и ширины. В моем случае самое узкое место 0.1/0.1 мм.

to EvilWrecker. У Вас на картинке между крайним рядом выводов процессора и крайним ближнем к нему рядом выводом памяти по моим прикидкам что-то около 9.1 мм. А у меня 7.83. Я не могу растянуться на 1.5 мм., а Ваши "гармошки", боюсь, такой трансформации не переживут. Или я неправильно прикинул размеры...

Относительно связи с ценой. Диаметры отверстий и ширины проводников трех знакомых производителей никак не возбудили. Двое из трех обратили внимание что у нас теперь VIA GRID 0.02 мм вместо привычных 0.05 мм. Видимо станок им как-то перенастраивать придется сверлильный.

Там 8.625мм.

А причем тут "гармошки"? Напомню суть картинки:

Эту планки при тех же нормах можно подвинуть и гораздо ближе чем у вас и все будет аналогично- достаточно например свапнуть эти выводы и уже можно сделать целевую длину гораздо меньше, и это не единственный участок подходящий для оптимизации.


Так у вас остальное на плате уже может дать наценку на фоне которой эти переходные потеряются- вот и нет разницы.

Наценка за сложность этой платы (мы уже расценились с куском трассировки) вообще минимальна, поэтому обсуждать тут нечего. Меня больше волнует надежность работы и ремонтопригодность. В целом смысл Вашей картинки понятен. Мне есть над чем поработать. Свап я пообсуждаю с коллегами , но боюсь что на первой версии доски меня настоятельно попросят ничего не менять.

Лихо Вы обошлись без переходных - я попробую это повторить . Я так понимаю что те, кто делал референс дизайн не смогли сходу такое реализовать и решили не замарачиваться - сразу заложили по 2 отверстия в каждую нитку данных. Главное было понять первопричину .

Дык, я и говорю- вы либо не знаете либо не понимаете механизм ценообразования, а говоря о надежности- то же но с аспектами связанные с IPC Class. На вашей плате скорее всего наценка за такие отверстия потерялась потому как есть более весомые объекты в части влияния на цену.

Первопричина в любви к найму непонятно кого из Индии и Пакистана со стороны многих американских компаний. Которые в референсе и с расстоянием более 18мм не смогли хотя бы "нормально" все положить. В аллегро, на дофигаслойке. С HDI.

Тут еще можно было бы о чем то говорить если бы у камня был особо кривой контроллер памяти и/или EMIF, но ничего этого нет, в связи с чем запрещать свап также логично как и например запрещать свапить выводы резистора местами.

Свап прекрасен.
Но даже тут повернув 2 переходных отверстия и проложив самую длинную трассу (Она сейчас нижняя) сверху, то есть по более короткому пути -- можно сократить все змейки, а с этим и место под них.

Просто у автора нет навыков и желания, получать такую красоту на ограниченном пространстве

Так точно- свапнув самую верхнюю и самую нижнюю трассу сокращение будет около или больше 50%, в зависимости от того как будет выведен таргет. Если в случае максимально возможного разбега длин и самого неоптимального по длине свапа- а именно это изображено на моей картинке(найти "в лоб" более длинную конфигурацию чем эта я уже не смог )- все встает без проблем, то с хорошим свапом тут в общем то нет никаких сложностей от слова совсем.

Ну если учесть, что отверстие 0.25 обычно сверлится сверлом 0.3 (т.к 25 мкм с каждой стороны добавится на металлизацию), то получаем ободок отверстия после сверловки(0.45-0.3)/2 = 0.075мм
и для VIA 0503 аналогично - а вы говорите про нормы 0.1/0.1
Это ещё, если сверло точно по центру переходного попадёт и никуда не сместится - что маловероятно

Так что при таких отверстиях ещё бы teardrops'ов не мешало бы добавить для пущей IPC'шности.

На днях позанимался проектом с почти тем же процессором(та же ветка)- если на вашей стороне позволительно заложить MCP, то реально с аналогичными нормами развести и байтлейны и адреса суммарно в двух слоях. Кусок дизайна к сожалению не могу показать, но отличия от вашего случая заключаются в основном в использовании VIP и разводкой только на внутренних слоях(внешние строго компонентные). Чтобы примерно понимать о чем речь, картинка с подсвеченными областями для корпуса MCP, делал для себя и коллег.

Запороться на таком пинауте с разводкой и SI практически нереально- а то мне что-то подсказывает что T бранч(раз копируете референс) у вас скорее всего вызовет проблемы

Проблема у меня назревает с реализацией вашей идеи развести всю шину данных только в вернем слое. С 0-ого по 7-ой и с 24-ого по 31-ый без переходных вывести из под процессора сходу вывести не получается. Я пока вашу идею отложил. Потратил двое суток на увеличение зазоров и скурвил тюнинг . Не получилось у меня везде 2W добиться. В худшем случае 1.8W, но с парой переходных в каждой шине данных. Планирую на этой неделе разрисовать все питание и все что расположено рядом с шиной данных. Со свапом мне полегчало - мне его скрипя сердцем разрешили. Я правильно понимаю что могу 0-7 и 24-31 положить сверху а 8-15 и 16-23 сверху-снизу с парой переходных в каждой нитке?

Это не чья-то идея а в общем-то хорошая общепринятая практика Применительно к одиночному байтлейну естественно.

Если взять мою картинку то 2 крайних байтлейна встают как на ней, которые посередине- уже на внутренних слоях.

Под камнем еще можно чуть меньше(особенно до падов), но в остальных местах это достигается без проблем особых.

Не понял вопрос- вы случайно не хотите ли байтлейны на ботоме развести?

Именно! Процессор и память у меня сверху. Проводник через первое переходное (еще под процессором) ныряет на боттом и обратно выныривает на топ - около памяти. Все это при условии что не получится без переходных обойтись. Речь только о шине данных и соответствующим им DQS/DQM

У меня большие сомнения что при такой конфигурации вам удастся поставить конденсаторы и фанауты на остальные цепи, особенно на границе пинов с байтлейном и адресами/командами. Аналогично и с самим процем.

А есть ли русскоязычная книга, которую можно посоветовать начинающему?

Трассировку я закончил как-то... DDR3 легло в 6-ти слоях. Все остальное еле уместилось в 8-ми. В двух внутренних слоях под DDR пусто. Чувствую что так нельзя.... Есть необходимость провести там проводники питания. То есть совсем статический сигнал - никаких изменений после включения. Мне это позволит развязать узлы под процессором. Насколько плохая идея?

В каких и где именно? Вы лучше покажите что у вас вышло, чтобы понятно было.

Если между слоями с сигналами ДДР и пустыми имеются слои земли/питания ДДР то можете в них вести что-то другое, тем более какое-нибудь питание.

Спрашивал про 4-ый и 5-ый слои, но сейчас актуальности уже нет. Подправили схему и убрали лишние цепи. Разрисовать все шины данных в верхнем слое не получилось физически - другие цепи мешают (к памяти не относящиеся), поэтому осталось практически как было.

А топологию? Большая часть замечаний так и осталась не замеченной.
Появится EvilWrecker и раскрасит ваши картинки.

Я в своих размерах, что мог сделал. В верхний слой шину данных перетащить не могу - не помещаюсь. Выйти из под процессора не могу. Пришлось сначала разрисовать все остальное. У меня еще вопрос остался по скруглению. Как только я скругляю проводники у меня длина разбегается,по непредсказуемому закону. Но это для другой ветке. Зазоры я в 2W выдавил с горем пополам. Подождем мастера....

Плохо сказал... Только после того как все остальное легло - появилась возможность навести порядок под памятью. Я попытался сначала ее разрисовать красиво, но сверху у меня SD карта никак не хотела из под процессора выходить. Не такая она конечно нежная но тоже мегабиты...