Собрал простенький проект для пробы новой платформы. 4 светодиода генератором случайных интервалов обеспечиваю плавную смену яркости светодиодов. На модели в интервале 350мСек можно видеть этот процесс.
Каково же было мое удивление, что синтезатор отбросил вход CLK(единственный). Что это может быть? Проект выкладываю тут. Спасибо!

Тут - это где?

Эх спешка....
Не тыцнул ЗАГРУЗИТЬ. Извините!

Не могли бы вы подробно прокомментировать вот эту конструкцию?

Это заимствовано(из инернета) в качестве генератора случайных чисел. Я шел на поводу синтезатора, который ругался на список чувствительности, чтобы его возмущение ублажить... Я его уже применял прежде. Замечаний не было
Закоментирован мой список из одно CLK. Здесь сдвиговый регистр с обратными связями через XOR...

К конечной проблеме это не имеет отношения...

Кто смотрел,- вы убедились, что входной пин в подключении отбрасывается?.. И это при том, что он подключен только к PLL...

Дащаз.

Как вы думаете, что об этом думает синтезатор?

Вы ошибаетесь. Тут тактирование уже с выхода PLL... См. сигнал clk_s в TOP_PWM_4LED_GPIO.vhd


Хм... Как-то прозевал это место.. Спасибо! Тю, солома!...
И после исправления CLK стал на место? (Я на работе ПЛИС не занимаюсь). Сообщите результат!

Наконец-то добрался до домашнего компа... Результат проблему не решил. Все-таки вход CLK не подключен к дизайну...

Автору предлагается изменить название темы с "Волюнтаризм ISE" на "я написал 5 строчек на VHDL и умудрился облажаться".

Решил удволетворить своё любопытство и посмотреть текст схемы. Меня очень смутил тот факт, что
в модуле pointer_cnt_ea выходной порт IСNТ_OUT содержит кириллические символы....
Соответственно и другие модули, где применяется этот порт, содержат ту-же ошибку. Не это ли корень проблемы ? Поскольку ISE у меня не установлен, то открыть проект и проверить я не могу.



Сообщение отредактировал Flip-fl0p - Feb 9 2017, 05:23

Спасибо! Было бы здорово тут сказать, что за редактор вы применяете? На вооружение стоит взять...

Всегда считал, что прогон модели на симуляторе хороший способ прооверки всей этой мелочевки.... Хороший опыт! Спасибо всем...

Моментально все стало на место! Именно кирилица портила жизнь. Заимствованый модуль генератора RND при том варианте кода как-то работал прежде, правда в Lattice. Почему я и не обратил внимание...

"Чилавеку свойствинна ашибацца"
"Человеку не свойственно совершенство" Ф.Брукс.

Классический Notepad++. Правда пришлось помучиться, чтобы из обычного редактора сделать удобную среду разработки. Но оно того стоило.
Советую установить следующие плагины:
NppExec - консоль в текстовом редакторе. Нужна для запуска проверки синтаксиса прямо в редакторе. Надо будет настроить вызов Modelsim через эту консоль.
Snippets - чтобы создавать свои шаблоны кода, и быстро их вставлять.
SourceCookifier - чтобы видеть дерево кода, где сигнал объявлен, где процесс, константа, и быстро переключаться к месту объявления.
Есть ещё куча плагинов, мною не изученных, которые существенно помогут в рутине написания текста.
На данный момент под виндой я не вижу ему разумных альтернатив... Разве что Sigasi. Но он платный. Другие редакторы мне не очень понравились.
P.S. Как ни странно, но прогон данного текста схемы у Modelsim тоже не вызвал подозрений..... Quartus проверять отказался, выдав непонятную критическую ошибку...

Сообщение отредактировал Flip-fl0p - Feb 9 2017, 05:57

После беглого просмотра кода вот, что заметил.
В gen_pwm_ea.vhd в списке чувствительности процесса ресет лишний.
В rnd_ea процесс - это нечто вообще странное. Клок там естественным образом выкидывается, потому что вы его никак не используете. До сегодняшнего дня даже не задумывался, что будет, если после условия с фронтом клока if (clk'event and clk='1') then что-то, кроме NULL дописать в else. Precision просто выкидывает клок, есть подозрение, что остальные синтезаторы поступят так же. Почему синтезатор предупреждает о необходимости сигналов в списке чувствительности - результаты работы железа и симуляция будут отличаться. По факту же синтезатор список чувствительности не анализирует. Если идея была в том, чтобы получить задний фронт, то можно сделать if (clk'event and clk='0'), в противном случае считайте, что клок вообще не используется.

Это не критично. Синхронный сброс не требует присутствия сигнала RESET в списке чувствительности. Главное не пропустить самый важный...

Этот топик как раз говорит о том, что присутствие кирилицы лишает синтезатор привычной магии. Варнинги сыпятся "не по делу". Тут может быть все что угодно...

Проект прошел проверку на симуляторе. Грубые ошибки исправляются на этом этапе. Вот синтезатору кирилица все ставит на уши...

Вывод еще таков, что при переносе проекта от одного элементного базиса в другой могут быть цирки... Как в этом случаее

Для синтезатора это вообще без разницы, но расхождение в симуляции и поведении готового устройства - легко.



С кириллицей не экспериментировал, вставлял только сам процесс. Варнинг про список чувствительности с кириллицей никак не связан - это стандартное предупреждение, когда в списке чувствительности асинхронного процесса участвую не все сигналы. В VHDL2008 можно использоваться (all), чтобы этого избежать в дальнейшем.



Честно говоря, этот самый процесс в симуляторе у меня так и не завелся.
Error: (vsim-3601) Iteration limit reached at time 10 ns.

Так что не понимаю, почему вы продолжаете грешить на шрифт, игнорируя проблему непонятной конструкции.