Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Волюнтаризм ISE
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Мур
Собрал простенький проект для пробы новой платформы. 4 светодиода генератором случайных интервалов обеспечиваю плавную смену яркости светодиодов. На модели в интервале 350мСек можно видеть этот процесс.
Каково же было мое удивление, что синтезатор отбросил вход CLK(единственный). Что это может быть? Проект выкладываю тут. Спасибо!
iosifk
Цитата(Мур @ Feb 7 2017, 22:45) *
Собрал простенький проект для пробы новой платформы. 4 светодиода генератором случайных интервалов обеспечиваю плавную смену яркости светодиодов. На модели в интервале 350мСек можно видеть этот процесс.
Каково же было мое удивление, что синтезатор отбросил вход CLK(единственный). Что это может быть? Проект выкладываю тут. Спасибо!

Тут - это где?
Мур
Эх спешка....
Не тыцнул ЗАГРУЗИТЬ. Извините!
Timmy
Не могли бы вы подробно прокомментировать вот эту конструкцию?
Код
process (clk, reset, enable, tmp)
--process (clk)
begin
if (clk'event and clk='1') then
elsif reset = '0' then
    tmp <= (others=>'1');
elsif  enable = '1' then
    for i in 0 to 30 loop
    tmp(i+1) <= tmp(i);
    end loop;
tmp(0) <= tmp(31) xor tmp(21) xor tmp(1) xor tmp(0);
end if;
end process;

Мур
Цитата(Timmy @ Feb 8 2017, 10:45) *
Не могли бы вы подробно прокомментировать вот эту конструкцию?


Это заимствовано(из инернета) в качестве генератора случайных чисел. Я шел на поводу синтезатора, который ругался на список чувствительности, чтобы его возмущение ублажить... Я его уже применял прежде. Замечаний не было
Закоментирован мой список из одно CLK. Здесь сдвиговый регистр с обратными связями через XOR...

К конечной проблеме это не имеет отношения...

Кто смотрел,- вы убедились, что входной пин в подключении отбрасывается?.. И это при том, что он подключен только к PLL...
andrew_b
Цитата(Мур @ Feb 8 2017, 13:32) *
К конечной проблеме это не имеет отношения...
Дащаз.
Код
process
begin
if (clk'event and clk='1') then
elsif reset = '0' then

Как вы думаете, что об этом думает синтезатор?
Мур
Цитата(andrew_b @ Feb 8 2017, 13:57) *
Дащаз.
Код
process
begin
if (clk'event and clk='1') then
elsif reset = '0' then

Как вы думаете, что об этом думает синтезатор?


Вы ошибаетесь. Тут тактирование уже с выхода PLL... См. сигнал clk_s в TOP_PWM_4LED_GPIO.vhd


Хм... Как-то прозевал это место.. Спасибо! Тю, солома!...
И после исправления CLK стал на место? (Я на работе ПЛИС не занимаюсь). Сообщите результат!
Мур
Наконец-то добрался до домашнего компа... Результат проблему не решил. Все-таки вход CLK не подключен к дизайну...
Bad0512
Цитата(Мур @ Feb 9 2017, 02:32) *
Наконец-то добрался до домашнего компа... Результат проблему не решил. Все-таки вход CLK не подключен к дизайну...

Автору предлагается изменить название темы с "Волюнтаризм ISE" на "я написал 5 строчек на VHDL и умудрился облажаться".
Flip-fl0p
Решил удволетворить своё любопытство и посмотреть текст схемы. Меня очень смутил тот факт, что
в модуле pointer_cnt_ea выходной порт IСNТ_OUT содержит кириллические символы....
Соответственно и другие модули, где применяется этот порт, содержат ту-же ошибку. Не это ли корень проблемы ? Поскольку ISE у меня не установлен, то открыть проект и проверить я не могу.

Мур
Цитата(Flip-fl0p @ Feb 9 2017, 07:54) *
содержит кириллические символы....

Спасибо! Было бы здорово тут сказать, что за редактор вы применяете? На вооружение стоит взять...

Всегда считал, что прогон модели на симуляторе хороший способ прооверки всей этой мелочевки.... Хороший опыт! Спасибо всем...

Моментально все стало на место! Именно кирилица портила жизнь. Заимствованый модуль генератора RND при том варианте кода как-то работал прежде, правда в Lattice. Почему я и не обратил внимание...

"Чилавеку свойствинна ашибацца"
"Человеку не свойственно совершенство" Ф.Брукс.
Flip-fl0p
Цитата(Мур @ Feb 9 2017, 08:38) *
Спасибо! Было бы здорово тут сказать, что за редактор вы применяете? На вооружение стоит взять...

Классический Notepad++. Правда пришлось помучиться, чтобы из обычного редактора сделать удобную среду разработки. Но оно того стоило.
Советую установить следующие плагины:
NppExec - консоль в текстовом редакторе. Нужна для запуска проверки синтаксиса прямо в редакторе. Надо будет настроить вызов Modelsim через эту консоль.
Snippets - чтобы создавать свои шаблоны кода, и быстро их вставлять.
SourceCookifier - чтобы видеть дерево кода, где сигнал объявлен, где процесс, константа, и быстро переключаться к месту объявления.
Есть ещё куча плагинов, мною не изученных, которые существенно помогут в рутине написания текста.
На данный момент под виндой я не вижу ему разумных альтернатив... Разве что Sigasi. Но он платный. Другие редакторы мне не очень понравились.
P.S. Как ни странно, но прогон данного текста схемы у Modelsim тоже не вызвал подозрений..... Quartus проверять отказался, выдав непонятную критическую ошибку...
Tausinov
После беглого просмотра кода вот, что заметил.
В gen_pwm_ea.vhd в списке чувствительности процесса ресет лишний.
В rnd_ea процесс - это нечто вообще странное. Клок там естественным образом выкидывается, потому что вы его никак не используете. До сегодняшнего дня даже не задумывался, что будет, если после условия с фронтом клока if (clk'event and clk='1') then что-то, кроме NULL дописать в else. Precision просто выкидывает клок, есть подозрение, что остальные синтезаторы поступят так же. Почему синтезатор предупреждает о необходимости сигналов в списке чувствительности - результаты работы железа и симуляция будут отличаться. По факту же синтезатор список чувствительности не анализирует. Если идея была в том, чтобы получить задний фронт, то можно сделать if (clk'event and clk='0'), в противном случае считайте, что клок вообще не используется.
Мур
Цитата(Tausinov @ Feb 9 2017, 13:57) *
После беглого просмотра кода вот, что заметил.
В gen_pwm_ea.vhd в списке чувствительности процесса ресет лишний.

Это не критично. Синхронный сброс не требует присутствия сигнала RESET в списке чувствительности. Главное не пропустить самый важный...
Цитата
В rnd_ea процесс - это нечто вообще странное. Клок там естественным образом выкидывается, потому что вы его никак не используете. До сегодняшнего дня даже не задумывался, что будет, если после условия с фронтом клока if (clk'event and clk='1') then что-то, кроме NULL дописать в else. Precision просто выкидывает клок, есть подозрение, что остальные синтезаторы поступят так же.

Этот топик как раз говорит о том, что присутствие кирилицы лишает синтезатор привычной магии. Варнинги сыпятся "не по делу". Тут может быть все что угодно...
Цитата
Почему синтезатор предупреждает о необходимости сигналов в списке чувствительности - результаты работы железа и симуляция будут отличаться. По факту же синтезатор список чувствительности не анализирует. Если идея была в том, чтобы получить задний фронт, то можно сделать if (clk'event and clk='0'), в противном случае считайте, что клок вообще не используется.

Проект прошел проверку на симуляторе. Грубые ошибки исправляются на этом этапе. Вот синтезатору кирилица все ставит на уши...

Вывод еще таков, что при переносе проекта от одного элементного базиса в другой могут быть цирки... Как в этом случаее
Tausinov
Цитата(Мур @ Feb 9 2017, 13:25) *
Это не критично. Синхронный сброс не требует присутствия сигнала RESET в списке чувствительности. Главное не пропустить самый важный...


Для синтезатора это вообще без разницы, но расхождение в симуляции и поведении готового устройства - легко.

Цитата
Этот топик как раз говорит о том, что присутствие кирилицы лишает синтезатор привычной магии. Варнинги сыпятся "не по делу". Тут может быть все что угодно...


С кириллицей не экспериментировал, вставлял только сам процесс. Варнинг про список чувствительности с кириллицей никак не связан - это стандартное предупреждение, когда в списке чувствительности асинхронного процесса участвую не все сигналы. В VHDL2008 можно использоваться (all), чтобы этого избежать в дальнейшем.

Цитата
Проект прошел проверку на симуляторе. Грубые ошибки исправляются на этом этапе. Вот синтезатору кириллица все ставит на уши...


Честно говоря, этот самый процесс в симуляторе у меня так и не завелся.
Error: (vsim-3601) Iteration limit reached at time 10 ns.

Так что не понимаю, почему вы продолжаете грешить на шрифт, игнорируя проблему непонятной конструкции.
Мур
Цитата(Tausinov @ Feb 9 2017, 13:49) *
...Так что не понимаю, почему вы продолжаете грешить на шрифт, игнорируя проблему непонятной конструкции.

Мне проще всего. Результат виден сразу. Именно исправления в имени порта модуля сразу дало результат. Причем без единого предупреждения. А прогноз был Maximum Frequency: 712MHz. Это ли не доказательство!?
Bad0512
Цитата(Мур @ Feb 10 2017, 01:57) *
Мне проще всего. Результат виден сразу. Именно исправления в имени порта модуля сразу дало результат. Причем без единого предупреждения. А прогноз был Maximum Frequency: 712MHz. Это ли не доказательство!?

Нет, это - не доказательство! Там у вас в итоге вообще может получиться какая-то асинхронная хрень. Потому что написано криво. И вам об этом уже раз пять сказали, а вы продолжаете упорствовать в стиле "ну в симуляторе же прокатило". Симулятор и синтезатор могут по-разному интерпретировать такие вот "кривые" конструкции. Убедитесь, что после синтеза в RTL у вас получилось то, что нужно - тогда можно будет о чем-то говорить.
Мур
Цитата(Bad0512 @ Feb 10 2017, 04:59) *
Нет, это - не доказательство! Там у вас в итоге вообще может получиться какая-то асинхронная хрень. Потому что написано криво. И вам об этом уже раз пять сказали, а вы продолжаете упорствовать в стиле "ну в симуляторе же прокатило". Симулятор и синтезатор могут по-разному интерпретировать такие вот "кривые" конструкции. Убедитесь, что после синтеза в RTL у вас получилось то, что нужно - тогда можно будет о чем-то говорить.

Там Все синхронно. Успокойтесь. Исправления в 2х местах было достаточно. Я Всегда пишу синхронно. В случает появления критических цепей это видно в отчете синтезатора.
Буду вам благодарен указать место, где по-вашему есть ХРЕНЬ
Bad0512
Цитата(Мур @ Feb 10 2017, 13:14) *
Буду вам благодарен указать место, где по-вашему есть ХРЕНЬ

Вот :
Код
if (clk'event and clk='1') then
elsif reset = '0' then
Мур
Цитата(Bad0512 @ Feb 10 2017, 14:23) *
Вот :
Код
if (clk'event and clk='1') then
elsif reset = '0' then

Вы не внимательны. Это пустяк, что понятен сразу.
smile3046.gif Посмотрите сообщение 7. Это исправилось сразу. И это не привело к решению проблемы.
Вот второе исправление(кирилица) было решающим
Raven
Так и приведите последний, актуальный код. Чтобы не было неоднозначных толкований. И , может быть, все остальное, что сочтете полезным для разбора полетов.
Мур
Цитата(Raven @ Feb 10 2017, 17:18) *
Так и приведите последний, актуальный код. Чтобы не было неоднозначных толкований. И , может быть, все остальное, что сочтете полезным для разбора полетов.

Кто разбирается, тот поймет. Ничего там сложного нет. Следуйте этим 2мя изменениям. Всем помогавшим благодарен. Вы мне сэкономили время, поскольку его нет. ПЛИС - вне работы. Харьков - дикое место. В лучшем случае -микроконтроллеры.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.