реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> Настройка проекта для загрузки в аппаратуру, Отсимулированный проект не работает в аппаратуре
verali
сообщение Mar 22 2017, 12:30
Сообщение #1


Частый гость
**

Группа: Свой
Сообщений: 82
Регистрация: 6-11-14
Пользователь №: 83 540



Всем добрый день! Имеем Cyclone V (обычный, без SOC) + Quartus 14.0 + QuestaSim.
Собрал проект цифрового понижающего преобразователя (digital down converter) из альтеровских IP ядер (NCO, умножитель, FIR фильтр) и с opencores (CIC фильтр). Система двухканальная. В самом начале идет логика автоматического сброса (далее сброс будет приходить с процессора)
 Р В Р’ Р’ Р в‚¬Р В РЎВ˜Р В Р’µР Р…ьшено Р Т‘Р С• 89%
Прикрепленное изображение
1550 x 445 (117.42 килобайт)

Отдельно DDC, собранный из IP ядер.
 Р В Р’ Р’ Р в‚¬Р В РЎВ˜Р В Р’µР Р…ьшено Р Т‘Р С• 90%
Прикрепленное изображение
1680 x 1050 (277.81 килобайт)

Данные с ПЛИС по последовательному порту идут в DSP. Под выходные данные с ПЛИС идет строб, который я вывожу на контрольные точки.
 Р В Р’ Р’ Р в‚¬Р В РЎВ˜Р В Р’µР Р…ьшено Р Т‘Р С• 81%
Прикрепленное изображение
900 x 676 (114.35 килобайт)

В SDC файл прописываю свой клок, равный 60 МГц.
 Р В Р’ Р’ Р в‚¬Р В РЎВ˜Р В Р’µР Р…ьшено Р Т‘Р С• 90%
Прикрепленное изображение
1680 x 1050 (390.09 килобайт)


В Warning присутствуют следующие предупреждения:
1)Unconstrained output ports

 Р В Р’ Р’ Р в‚¬Р В РЎВ˜Р В Р’µР Р…ьшено Р Т‘Р С• 78%
Прикрепленное изображение
760 x 625 (102.75 килобайт)

2)4 сигнала строба:
Missing drive strength and slew rate
 Р В Р’ Р’ Р в‚¬Р В РЎВ˜Р В Р’µР Р…ьшено Р Т‘Р С• 78%
Прикрепленное изображение
789 x 699 (104.59 килобайт)


Все остальные выходные информационные сигналы я вывожу на виртуальные пины, чтобы не мешались. В будущем они пойдут в DSP.
При загрузке в ПЛИС стробы не идут - на контрольных точках висит высокий уровень.
Буду признателен, если подскажете, как избавиться от варнингов.
Go to the top of the page
 
+Quote Post
Golikov A.
сообщение Mar 22 2017, 19:47
Сообщение #2


Гуру
******

Группа: Свой
Сообщений: 4 256
Регистрация: 17-02-06
Пользователь №: 14 454



все что пошло на виртуальные порты при синтезе выкинет оптимизатор, если это как то влияет на другие части схемы, они так же подвергнутся оптимизации.

Надо расставлять ключики с запретом оптимизации и выкидыванием портов


по варнингам оно очевидно хочет входной выходной делай получить, но это дело второе, 90% вас губит оптимизация.
Go to the top of the page
 
+Quote Post
verali
сообщение Mar 23 2017, 06:41
Сообщение #3


Частый гость
**

Группа: Свой
Сообщений: 82
Регистрация: 6-11-14
Пользователь №: 83 540



Цитата(Golikov A. @ Mar 22 2017, 19:47) *
Надо расставлять ключики с запретом оптимизации и выкидыванием портов

А где в Квартусе прописать запрет на оптимизацию?
Go to the top of the page
 
+Quote Post
Golikov A.
сообщение Mar 23 2017, 09:48
Сообщение #4


Гуру
******

Группа: Свой
Сообщений: 4 256
Регистрация: 17-02-06
Пользователь №: 14 454



обычно есть ключики вставляются прямо в верилог
http://quartushelp.altera.com/14.1/mergedP...ir_preserve.htm
http://quartushelp.altera.com/14.1/mergedP...le_dir_keep.htm

в настройках тоже что-то вроде было
"Remove redundant logic cells" , must be "off"
"Ignore LCELL buffers", must be "off"

вот на форуме
http://www.alteraforum.com/forum/showthread.php?t=19328

ну и погуглите о запретах оптимизации

Go to the top of the page
 
+Quote Post
OM-S
сообщение Mar 23 2017, 20:49
Сообщение #5


Участник
*

Группа: Участник
Сообщений: 19
Регистрация: 12-05-05
Из: г. Москва
Пользователь №: 4 944



Цитата(verali @ Mar 22 2017, 15:30) *
Все остальные выходные информационные сигналы я вывожу на виртуальные пины, чтобы не мешались.

Цитата(Golikov A. @ Mar 22 2017, 22:47) *
все что пошло на виртуальные порты при синтезе выкинет оптимизатор, если это как то влияет на другие части схемы, они так же подвергнутся оптимизации.


Неужели действительно Квартус выкидывает логику, которая идет на пины, которым присвоено "virtual pins" ?

Сообщение отредактировал OM-S - Mar 23 2017, 20:52
Go to the top of the page
 
+Quote Post
Golikov A.
сообщение Mar 24 2017, 08:39
Сообщение #6


Гуру
******

Группа: Свой
Сообщений: 4 256
Регистрация: 17-02-06
Пользователь №: 14 454



Ну, наверное, это я глупость сморозилsm.gif хотя может и нет. Концептуально виртуальные пины все же не для использования в кристалле. Это для анализа и симуляций как я себе это вижу.
Поэтому часть логики которая была на этих пинах может и осталась, но ее воздействие на систему константно и при имплиментации может быть и вырезана.

Куда то же сигналы пропали, можно поглядеть финальные схемы проекта.
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 21st June 2025 - 20:20
Рейтинг@Mail.ru


Страница сгенерированна за 0.01393 секунд с 7
ELECTRONIX ©2004-2016