Всем добрый день! Имеем Cyclone V (обычный, без SOC) + Quartus 14.0 + QuestaSim.
Собрал проект цифрового понижающего преобразователя (digital down converter) из альтеровских IP ядер (NCO, умножитель, FIR фильтр) и с opencores (CIC фильтр). Система двухканальная. В самом начале идет логика автоматического сброса (далее сброс будет приходить с процессора)
Нажмите для просмотра прикрепленного файла
Отдельно DDC, собранный из IP ядер.
Нажмите для просмотра прикрепленного файла
Данные с ПЛИС по последовательному порту идут в DSP. Под выходные данные с ПЛИС идет строб, который я вывожу на контрольные точки.
Нажмите для просмотра прикрепленного файла
В SDC файл прописываю свой клок, равный 60 МГц.
Нажмите для просмотра прикрепленного файла

В Warning присутствуют следующие предупреждения:
1)Unconstrained output ports
Нажмите для просмотра прикрепленного файла
2)4 сигнала строба:
Missing drive strength and slew rate
Нажмите для просмотра прикрепленного файла

Все остальные выходные информационные сигналы я вывожу на виртуальные пины, чтобы не мешались. В будущем они пойдут в DSP.
При загрузке в ПЛИС стробы не идут - на контрольных точках висит высокий уровень.
Буду признателен, если подскажете, как избавиться от варнингов.

все что пошло на виртуальные порты при синтезе выкинет оптимизатор, если это как то влияет на другие части схемы, они так же подвергнутся оптимизации.

Надо расставлять ключики с запретом оптимизации и выкидыванием портов


по варнингам оно очевидно хочет входной выходной делай получить, но это дело второе, 90% вас губит оптимизация.

А где в Квартусе прописать запрет на оптимизацию?

обычно есть ключики вставляются прямо в верилог
http://quartushelp.altera.com/14.1/mergedP...ir_preserve.htm
http://quartushelp.altera.com/14.1/mergedP...le_dir_keep.htm

в настройках тоже что-то вроде было
"Remove redundant logic cells" , must be "off"
"Ignore LCELL buffers", must be "off"

вот на форуме
http://www.alteraforum.com/forum/showthread.php?t=19328

ну и погуглите о запретах оптимизации

Неужели действительно Квартус выкидывает логику, которая идет на пины, которым присвоено "virtual pins" ?

Ну, наверное, это я глупость сморозил хотя может и нет. Концептуально виртуальные пины все же не для использования в кристалле. Это для анализа и симуляций как я себе это вижу.
Поэтому часть логики которая была на этих пинах может и осталась, но ее воздействие на систему константно и при имплиментации может быть и вырезана.

Куда то же сигналы пропали, можно поглядеть финальные схемы проекта.