Добрый день, форумчане.
Возникла необходимость разместить на плате две DDR3 (MT41J128M16JT, площадка под шар - 0.3мм, зазор - 0.5мм) и подключить их к двум банкам процессора XC6SLX75-3FGG484C (площадка под шар 0.4 мм, зазор 0.6мм)
Вообще с DDR раньше не работал, требования к трассировке этого интерфейса (как от микрона так и от ксайлинкса) уже посмотрел. Хотелось бы получить именно рекомендации по стекапу печатной платы и по размещению микросхем друг относительно друга.
Пока-что прикидочно разместил их как на фото. Резинки, которые тянутся в углы от резисторов, подтянутых к Vtt.
Хочу сделать восьмислойную ПП со сквозными переходными.
1-TOP
2-GND1
3-Int1
4-PWR1
5-PWR2
6-Int2
7-GND2
8-BOT

Сообщение отредактировал Шухарт - Mar 1 2018, 06:17

Еще небольшое дополнение выскажу касаемо тромбонов(а тем более с свичбэков)- как таковое их использование это один из вернейших признаков плотности и сложности дизайна. Очевидно что он больше всего нужен там, где места нет- т.к. такие же длины в той же площади аккордеонами не накрутить: при всем при этом надо понимать, что если в таком то дизайне удалось все заровнять аккордеонами, то с вероятностью близкой к 90% это возьмет автомат(в случае топ сапр). Более того, результат можно достаточно сильно оптимизировать в сторону уменьшения пустых островов, методология очень проста: выравнивание окружается boundary(например любой медный объект, хоть no net trace), далее соответственно они поджимаются в нужных участках и запускается новый проход автомата. Через несколько итераций можно получить результат который далеко не все т.н. синьоры смогут положить. В случае использования дуг все разумеется гораздо сложнее(а чаще и невыполнимо), но вот что касается тромбона и свичбэка то оглядываясь на приведенные ранее скриншоты автоматы так вообще не кладут. Есть и обратная сторона такого выравнивания(тромбонами)- в озвученных условиях это наиболее сложный и рискованный паттерн, в том смысле что очень велика вероятность положить не так таргет с соседями и заблокировать все свободное место. Если скажем делается дизайн аля HPC карточка на плис под PCIe слот и на ней скажем 4 ранка ддр4 уложенные memory down(притом честным флайбаем, без халявы типа кламшелов) то вероятность облажаться с таким выравниванием возрастает на несколько порядков.

Так очень легко оценить уровень дизайнов вообще- если например на плате нету courtyard-to-courtyard плэйсмента, или есть пустые острова от выравнивания, или все сделано аккордеонами то это вообще ни разу не плотный дизайн, сколько бы там ни было слоев и компонентов. Исключением можно назвать разве что некоторые супер оптимизированные корпуса(не надо много крутить выравнивание) а также дизайны типа 80+ слоев и 30к+ компонентов, там конечно уже другая история

Можете пояснить, за счет чего тромбоны экономичнее аккордеонов? Только за счет срезов (или дуг) на верхушках меандров? Есть еще вариант выигрыша площади в случае одновиткового тромбона с выходом с той же стороны, что и вход, но это редкий частный случай.

Сугубо вопрос геометрии, т.к. существенно длиннее сама траектория выравнивания- даже небольшой загиб уже наращивает много длины. Есть хорошие картинки, там(22стр) достаточно неплохо видно разницу.

Нет, тут именно фишка в том что проводник как бы повторяет сам себя, "по длинной стороне"- а в показанном примере просто удобнее было сделать дугами.

Не могли бы вы пояснить что имеется в виду?

Переразвёл адреса и байты.
В результате Адреса -47мм, байты-26мм

Все также плохой свапинг со стороны байтлейнов(+ также на внутренних слоях) и все такая же кривая раскидка адресов- зачем делать такой таргет?

В принципе, вы можете подзабить и дотянуть до нужного соотношение байтлейны а не адреса, раз такие проблемы именно с их таргетом- но тут все равно шило на мыло

Не очень понял, на что подзабить?

У вас есть целевое соотношение длин от хилых- и поскольку место на адреса/команды вы используете максимально неэффективно, дотягивать до соотношения здесь проще длину байтлейнов. Хотя при таком свапинге и это может быть проблемой

Смог сократить адреса до 38мм, байты остались 25мм.
Что-то не вижу в Spartan-6 FPGA Memory Controller User Guide прямого указания на соотношение байтов и адресов.
Есть два требования:

Капитан очевидность заявляет следующее- по следу бумажки хилых:

- строб находится в матчгруппе в месте с маской и битами
- строб укладывается в соотношение к клоку
- клок связан соотношением с адресами/командами

Т.е в итоге у вас байтлейны имеют косвенную связь с адресами и командами

Получается что с натяжкой я выполняю требования, если клок сделаю 31мм. (При адресах 38 и байтах-25мм)

CK and DQS trace lengths must be matched (±250 mil) to maximize setup and hold margins.
-Исходя из этого требования клок должен быть в интервале (18,65;31,25)

There must be a maximum ±50 ps electrical delay (±300 mil) between anyaddress/control signals and the associated CK and CK_N differential clock FPGAoutput.
-Исходя из этого требования клок должен быть в интервале (30,38;45,62)

Вы подождите с вычислениями, а лучше скажите какая у вас актуальная длина клока и обоих стробов?

Я не очень понимаю откуда берется такая рекомендация, но в общем случае, при числе чипов на шине большем чем один, оно не выполняется в принципе.
Точнее при 2-х чипах еще как-то можно попытаться его выполнить, но это будет весьма непросто, а при 4-х совсем невозможно.

Так у спартана 6 далеко не самый могучий контроллер памяти, а что касается именно количества планок vs возможности выдержать эти констрейны, то тут вы конечно правы: в связи с этим на одной 16 битной шине там и сидит сугубо одна 16 битная планка.

LDQS=25.5мм
UDQS=25.3мм
CK сейчас равен 35.1мм

Понятно- тогда сказанное про нарост байтлейнов(а не адресов) в силе. По вашей картинке судя по всему проще слегка притянуть именно байтлейны.