Добрый день, форумчане.
Возникла необходимость разместить на плате две DDR3 (MT41J128M16JT, площадка под шар - 0.3мм, зазор - 0.5мм) и подключить их к двум банкам процессора XC6SLX75-3FGG484C (площадка под шар 0.4 мм, зазор 0.6мм)
Вообще с DDR раньше не работал, требования к трассировке этого интерфейса (как от микрона так и от ксайлинкса) уже посмотрел. Хотелось бы получить именно рекомендации по стекапу печатной платы и по размещению микросхем друг относительно друга.
Пока-что прикидочно разместил их как на фото. Резинки, которые тянутся в углы от резисторов, подтянутых к Vtt.
Хочу сделать восьмислойную ПП со сквозными переходными.
1-TOP
2-GND1
3-Int1
4-PWR1
5-PWR2
6-Int2
7-GND2
8-BOT

Слоев хватит. Пинаут нужно будет подбирать. А ставить чипы памяти удобней стороной данных к FPGA, так больше доступного места для цепей данных и легче их выравнивание:

Нажмите для просмотра прикрепленного файла

Спасибо. А что такое пинаут? Fanount знаю, а этот термин впервые услышал

Наверное распиновка будет самым близким понятием. В смысле нужно будет подбирать на какие выводы FPGA какие сигналы памяти нужно подключить. То, что линии связи выглядят "почти прямо" на скриншоте в итоге может слабо соотноситься с тем, как будут лежать трассы этих сигналов.

Пинаут никто не подбирает, подбирают обычно свапинг наиболее удачный Но тут что интересно- а в чем глубинный смысл в вашем скриншоте в части:

- наезжания дырки виа прямо на пад?
- разного количества соединения с противоположных электродов bulk cap?
- teardrop к тонкой трассе фанаута идущей с мелких конденсаторов?

Ну и чисто так- а какая, если не секрет, геометрия диффпар на стробы вышла? И сколько "в среднем" зазор вышел между битам?

Если я правильно понимаю вашу картинку у вас планки раскиданы на разные каналы, т.е. шина адресов/команд у них разная. Учитывая возможности спартана есть некоторые сомнения что вешняя терминация тут нужна

Вы лучше сначала остальное на вашей плате раскидайте- трассы, банки на спартан и память, всех соседей и там уже беритесь за ддр.

Мне тут как раз недавно дали фото образца с аналогичными микросхемами. Там по бокам и снизу платы есть эти резисторы. Плюс есть схема другого рабочего устройства, и там тоже эти резисторы в наличии



Это по сути самый критичный участок схемы, связи чётко закреплены за ногами спартана, поэтому хотел сразу определиться со стекапом печатной платы, переходными и шириной дорожек

Нет, конечно если внешняя терминация будет то ничего плохого не случится - но нужна ли она конкретно в вашем случае это вопрос вполне прозрачный.

Связи закреплены за его контроллером памяти, но биты/байтлейны можно свапить.

Т.е. вы хотите сказать что волновое не считали а просто выбрали количество слоев и все?

А разводка с приложенной картинки очень инновационная- особенно в части зазоров и выравнивания

По поводу свапа, да, нашёл "DQ bit swapping at the memory interface is permitted to facilitate layout. Swapping should only be done within a data group"

Нет, не считал. Ну я знаю что для адресов он должен быть 40 Ом, но ведь этого можно достичь играясь с толщинами препрегов и ядра, или я чего-то не улавливаю?)

То есть на фото далеко не эталон разводки?)

Совершенно напрасно.

Знаете откуда?Кто вам такую глупость сказал?

Можно, но еще играются толщинами трасс и Dk- в конце игры может быть как хороший оптимизированный стек, так и то что согласятся делать немногие за приличные деньги

Смотря эталон чего- но если речь "о типа хорошей разводке" то нет, не он .

Micron TN-41-08: Design Guide for Two DDR3-1066:

Trace width = 5 mils: target 40Ω impedance
Trace space = 12 to 15 mils, reducing to 11.5 mils between the pins of the DIMM
Trace space from DIMM pins = 7 mils
Trace space to other signal groups = 20 to 25 mils

Т.е. вы считаете что во всех дизайнах один и тот же target impdance?А у вас стало быть UDIMM?

Свапинг - процесс замены, глагол, его делают.
Пинаут ака распиновка - получившаяся в результате свапинга схема подключения.

Да неее, пинаут это нечто более жесткое, привязанное к именно к физической структуре камня. Применительно к тому же ддр3, пинаут это то как выглядит схемный символ, а результат свапа это то как легли нетлейблы битов, которые вестимо могут не соответствовать таковым в символе(в чем и есть суть свапа). Т.е. после свапа получается не пинаут а swap table которая существует обособленно.

Впрочем черт с ним с этим пинаутом, вы лучше скажите что там с конденсаторами и диффпарами- интересно же.

Ничего там интересного, конденсаторы стоят, диффпары лежат, устройства работают. Мы тут как бы Шухарту помогаем, а не мой дизайн обсуждаем.

Ага, ясно Дело конечно ваше, но от вопроса уходите слабовато- хотя принимая во внимание предыдущие диалоги, значительный рост очевиден.

Соглашусь, надо пояснить ТС откуда вопрос возник- на основе предыдущих диалогов с Uree у меня сложилось мнение что он большой поборник cost reduction DFx practices(если можно так выразиться) а то что на его картинке, как мне кажется, не совсем этому соответствует. Ну а про конденсаторы интересно в том числе и "во временной области": например, возник ли такой дизайн до или после того, как Tosha1984 развалил все удивительные теории из этой ветки

Я не поборник чего-бы то ни было. Есть требования заказчика - дизайн делается согласно ним. Есть требования по цене - надо сделать соответствующе, иначе можно вообще не делать, ибо не купят.
Дизайн на скрине 15-го года. Такой подход к дизайну весьма давний, до 10-го года точно уже так делали.

Только и далее непонятно как это относится к теме топика? ТС нужно определиться с числом слоев - для его дизайна предполагаемых восьми должно хватить, хотя к внешним от FPGA рядам пинов подводить сигналы будет неудобно, придется как на фото обводить часть из них вокруг. Это в свою очередь увеличит их длину, и сделает весьма заметной разницу между длинами к пинам на внутренних рядах и на внешних, в итоге нужно будет достаточно сильно морочить себе голову их выравниванием. Именно поэтому и написал о том, что удобнее будет ставить память так, как на моем скриншоте и привел его только как иллюстрацию примера расположения чипов памяти относительно FPGA. Все остальные детали на скрине к данному вопросу не относятся.

Хотя иногда и так как у ТС приходится делать, да еще и с крайне неудачным пинаутом хоста. Но можно. Как-то вот так, на 3-х сигнальных слоях(всего 6-ти слойка плата):

Нажмите для просмотра прикрепленного файла

С моей стороны это не более чем ирония

Бесспорно.

Нет ничего проще- вы привели картинку в рамках аргумента, а я проявил интерес.

Мне кажется что на такой лопате вполне возьмет автомат- тем более что судя по скринам у ТС аллегро. А там автомат далекооо не дохлый, да и вообще- везде где можно выровнять только аккордеонами справится и автомат(из аллегро, подчеркиваю ). С тромбонами и свчибэками(т.е. разница заметно более 2х в матч группе) уже конечно все иначе.

Я и не скрываю того факта что это сугубо мое любопытство.

Это неплохой пример, но тут вас спасает корпус(бга) и явно "медленная" память. Наверное более удачный пример это всякие Wi-FI SoC для роутеров, у которых и сигналы на фронтенды надо вывести, и ддр(3), а сами они в каком нибудь 2-х-рядном qfn. То есть 4 слоя на все.

Ммм... как-то давно не видел серъезных чипов в не-BGA исполнении, тем более SoC-ов. Слишком уж много пинов у них, чтобы это можно было реализовать в QFNe.
Хотя есть конечно паршивые овцы, типа VSC7511, именно в 2-х рядном uQFN-173(правда это не SoC а всего лишь PHY и там минимум внешних интерфейсов). Плевались от него все, начиная с нас при проектировании платы с ним на борту и заканчивая производством, для которого BGA куда предпочтительнее.

Ну а те SoC-и которые используем не на 4-х, но на тех же 6-ти слойках вполне себе реализуются.

Ну вам везет значит(без сарказма)- взгляните на какой нибудь IPQ4018. Байтлейны идут нормально а адреса/управление через задницу- там буквально если перекинуть сигналов 5-7 внутри кристалла можно было бы сделать так что все разводилось в одном слое. Но и как есть встает на 4х слоях.

Небось интел или медиатек?

Тут к сожалению(или к счастью) у меня нет особых компетенций- с Vitesse/Microsemi не сказать чтобы много их разводил, все больше марвелы/реалтеки и немного меланоксов. А какие проблемы были с VSC7511?

Интел, именно как Интел очень редко, в основном Broadcom-Xilinx-Altera(которая теперь тоже под вывеской Интел, да).



В проектировании никаких, кроме того, что распиновка дурацкая(засунуть дифпары во внутренний ряд пинов очень "отличное" решение). А в продукции с ними качество пайки хромает, часть плат приходится догревать феном чтобы заработали. Все-таки сочетание огромного термалпада на брюхе и очень мелких(по площади меньше чем у обычного BGA с шагом 1мм) падов в два ряда по периметру неудобное в реализации на продукции.

Ну это не самый плохой вариант- у интела почти все камни отлично оптимизированы по пинауту, плюс очень и очень неплохие PDG и прочие гайды. Правда надо отметить что дизайн-чек самого интела более менее адекватный в рамках повторения в ключевых областях их референсов(ведь никто не отменяет индусских PhD) но по итогу в плане разводки как таковой там практически нет челенджей, т.к. все сделано уже и так "для людей".

Понятно, по описанию очень похоже на IPQ4018- там тоже многие критические сигналы лежат на втором ряду, но здесь скорее всего имеет место быть расп**во тамошних индусов/китайцев: как правило, то что рекомендует производитель по футпринтам требует некоторой доработки напильником, особенно если речь идет о масс-продакшне. Но тут есть другой момент: многие думают что media SoC и RF SoC используют тот же подход в разводке(что неправда) и то что прокатывало на всяком юниорском мусоре типа сет-топ-боксов прокатит в каком нибудь 5G WiFI То есть имеет смысл оптимизировать футпринт не только по DFx но и RF performance. В отношении того случая который вы описываете как мне кажется может быть нечто похожее: тот же IP4018 имеет довесок в виде 5 портового эзернет физика у которого тоже 2 ряда, и диффпары тоже идут изнутри. Вероятно имело смысл пересчитать футпринт.

Опять намешали не пойми чего... DFx - это одно, RF-performance - совсем другое. И то и то реализуется параллельно, по возможности без влияния друг на друга. И "юниорски мусорные" СТБ с 2-х диапазонными 4-х канальными WiFi тоже есть. И с перформансом там все в порядке, и продукция не жалуется.

Да, но бывает так что какие то отдельные аспекты позитивное влияющие на RF perfromance имею негативный отпечаток в DFx. В реально хайспидных дизайнах они почти всегда пересекаются и враждуют в тех или иных областях.

Я видимо неправильно выразился- это разумеется совершенно не выпад конкретно против вас, просто речь о том что STB это одни из наиболее простых задач в части псб дизайна, практически вне какой-либо зависимости от "крутости" начинки. Просто есть люди которые хотя бы единожды реализовав такой хардвар(который в абсолютно подавляющем большинстве случаев сводится к повторению референса "в лоб") имеют неоправданно высокое чсв

Но вернемся к DFX- даже в рамках STB(и не только) многие просто копируют куски дизайна даже на уровне футпринта: а фигли, это же делала известная западная компания Но все, понятное дело, гораздо приземленнее, и на примере моего прошлого вопроса про конденсаторы мне тупо интересно: вы сами "родили" такое подключение или подсмотрели в чьем -то референсе?

Не очень понимаю, как одно связано с другим(DFx vs performance). Почему они вдруг должны друг другу мешать??? Ну понятно, что сферически идеальный дизайн в вакууме должен быть максимально простым для продукции(возможность спаять-собрать-протестить "на коленке") и при этом обеспечивать параметры максимальные из тех, которые гарантируются производителями отдельных его элементов. Так же понятно, что физически это нереализуемо и каждый дизайн есть компромисом между ценой(DFx где-то здесь как одна из составляющих) и производительностью. Не интересует цена - гоним производительность до макс. достижимого максимума и наоборот, делаем максимально дешево лишь бы не пострадала конечная функциональность.
Но как правило получается сделать и то, и другое, без ущерба друг для друга. Я не вижу тут каких-то противоречий.
Кстати копировать не люблю и всячески пытаюсь против него бороться на нынешнем месте работы. Хотя надо признать - если стоят острые сроки работы то весьма удобное решение, по крайней мере какие-то части референса. С одной стороны быстро, с другой стороны гарантировано будет работать. С третьей стороны остается четкое ощущение, что "не все выжато" из имеющегося дизайна, что-то еще можно было подправить и т.д.

А что там с конденсаторами такое непонятное?
Дырки на пады не наезжают, они стоят без зазора, но не наезжают, просто на скрине еще солдермаска больше чем медь, она дает такой эффект.
Кол-во соединений одинаково - по одному или по два ВИА на каждый пад до слоя с питанием и соседней ему землей. Термалы к шейпу земли на внешнем слое особо вклада в работу конденсатора не вносят.
Третий вопрс вообще не понял о чем.

Да, и мы опять ушли от темы.

Немного искусственный пример но тем не менее- чем выше "скорости" в дизайне, тем более он тяготеет к L плотности футпринтов, для снижения емкости емкости. Бывает некоторые заходят в этом начинании так далеко, что взаправду удивляешься их успеху:ультимативно порезанные пады, как запаивают- черт знает.

Это заслуживает уважения.

Так и есть.

Ну то есть край дырки лежит на границе пада?

Нет, может мне мерещится но они же неодинаковые для bulk caps- разное количество на электродах.
UPDATE: да, мне мерещится- беру свои слова обратно

Термалы у вас вполне себе, не прикопаться. Сам бы делал так же примерно

Представьте на секунду что вы внезапно сделали трассу к виа по ширине равное паду этого самого виа. Так и зачем тиардропы?

Примерно так, если совсем точно, то 0.05мм от пада.



Тоже видимо несколько обманный оптический эффект. Тирдропы настроены для переходных(0.5мм диаметр) и линий шириной до 0.25мм.
А на скрине нет линий шире чем 0.35мм и эти линии уже без тирдропов на переходных.

А зачем? Как выбрано такое расстояние?

Да, видимо так и есть.

Фабрика допускает такое расстояние без тентирования ВИА и без утекания в них пасты. Ну или даже если утекает, то не критично для качества пайки. Им конечно хочется еще дальше, дабы уж совсем безопасно было, мне хочется в центре пада, но как обычно - компромисс.

Добрый день. В руководстве на Спартан касательно памяти есть пункт -DQ bit swapping at the memory interface is permitted to facilitate layout. Swapping
should only be done within a data group.
Поясните пожалуйтса. У меня есть данные DQ[0-15]. Правильно ли я понимаю, что я могу внутри DQ[0-7] (и соответственно внутри DQ[8-15]) произвольно менять контакты местами? То есть к примеру DQ2 и DQ5 поменять местами? И это не повлечёт никаких изменений в прошивке и прочем?

Правильно, так и есть. Куда положили бит, оттуда и взяли, а какой у него номер не важно.

Спасибо.
Правда мне коллега уверяет что DQ0 и DQ8 нельзя трогать. Он заблуждается или это какое-то исключение?

Это надо проверять по какой линии работает write-leveling в контроллере и в самой памяти. Если строго в нулевом бите - то придется оставлять его на месте и менять только остальные семь.

Похоже лучше их не трогать от греха подальше)

Что за чушь, сколько раз уже было за это сказано- свапьте спокойно, нету там фиксированных битов.

В итоге вышел каменный цветок. Прошу оценить и раскритиковать)
1-TOP
2-GND1
3-Int1
4-PWR1
5-PWR2
6-Int2
7-GND2
8-BOT

На L3 у меня справа Byte0 (32мм), слева- Адреса и команды длиной 62мм
На L6 у меня справа Byte1 (32мм), слева- Адреса и команды длиной 62мм
На топе сигнал RAS и подтягивающие резисторы
Снизу платы дифпара CK, два адреса и RST#, резисторы и кондёры

И сразу вопрос, какой длины надо делать дифпару CK? Сейчас она около 55мм.
У ксайлинкса написано -CK and DQS trace lengths must be matched (±250 mil) to maximize setup and hold
margins. То есть мне её по хорошему надо сократить до 32мм. С другой стороны где-то читал что клок должен быть равен или даже длинее адресов.

Как то слишком много получилось...
Неужели короче нельзя было?
Да и есть ли смысл ровнять на столь малом расстоянии?
И терминаторы с конденсаторами следует заменить на 0402.

Короче? Байты точно нельзя было. Максимальный адрес первоначально был 50мм, пришлось сдвинуть его влево (нарастив на 10мм) чтобы внутри этого кольца дуги других дорожек уместились.



Я не знаю. В рекомендациях Ксайлинкса ничего не увидел про что что на малых расстояниях можно пренебречь разбегом длин


А для чего?

Да что то много, что то не оч вписывается. Длины "большие" против одного "красного". Вы учли длину проводников внутри чипа? В топе мало. Я бы больше трамбонов ставил в таком случае чем гармошек.

на 0402 однозначно!

Да, адреса выглядят как-то избыточно длинно. Шаг контроллера похож на 1мм - если так, то теоретически можно протащить две трассы по 100мкм между переходными 0.2х0.5мм в местах, где совсем уж никак по-другому (но на практике зависит от параметров вашей платы конечно). Сейчас из-за пары сигналов группы addr+ctrl, которые не пролезли, пришлось такой огород городить. Терминаторы по идее можно поближе к памяти поставить, зачем увеличивать длину их подключения? Клиренсы между сигналами большие - это хорошо конечно, но как-то уж очень много места съедено. Ну и если уж адреса разбросали между внешними и внутренними слоями (что тоже нежелательно), то при выравнивании обязательно нужно учитывать задержку, а не голую длину - в итоге трассы на внешнем слое физически окажутся длиннее.

Верно подмечено. Если трасса на верху то E~1, если вниутри то E~4 +\- (см точный у материала FR-4 на нужной частоте). То длина внутренней трассы может сократиться вдвое. Ну и в Si9000 проверить можно.

Шутите? Трасса в воздухе зависла или все-таки на плате лежит, да еще и маской прикрыта?

Нажмите для просмотра прикрепленного файла

Нажмите для просмотра прикрепленного файла

Разница в задержках чуть больше 10% так что никакой 2-кратной разницы в длине не будет.

С терминаторами учту..

А чем чревата "размашистость" трассировки DDR3? Место на плате есть. В этих внутренних слоях я мало буду сигналов вести.

Uree, а можно ваше мнение услышать?


И никто не ответил на вопрос. И сразу вопрос, какой длины надо делать дифпару CK? Сейчас она около 55мм.
У ксайлинкса написано -CK and DQS trace lengths must be matched (±250 mil) to maximize setup and hold
margins. То есть мне её по хорошему надо сократить до 32мм. С другой стороны где-то читал что клок должен быть равен или даже длинее адресов.-

А что Вы хотите услышать? Есть место - пусть себе лежат трассы, что тут еще советовать Зазоры между ними есть, зазоры к остальным сигналам есть - и хорошо.

А что Вас смущает с клоком? Если группа клок-адреса-управления выравнена, то требования соблюдены. Со стробами выравнять клок в общем случае практически нереально, но тут write-leveling помогает, поэтому не знаю откуда и к чему требование о "must be matched (±250 mil)".

Чисто из объективности хотел вас услышать. Как я понял у вас в трассировке ДДР большой опыт. Ну и вдруг я чего-то не вижу и допустил какую-то грубую ошибку)



Значит надо набрать ещё длины у клоков до 60мм, чтобы дифпара была равна адресам?

Вы думаете это можно определить "на глаз" по скриншотам? Нет, наверняка нельзя, просто на первый взгляд трассировка выглядит как "может такой быть".



То же самое - по скринам не определить, что конкретно у Вас сделано, а что нет. Но клоки с адресами как правило собирают в одну группу, а требования к ее выравниванию зависят и знаете их Вы, не я

Безусловно очень занятно наблюдать такую возню вокруг одной планки на шестой спартан, особенно на наличие терминации(и как она сделана), выравнивании ресета, трасс в 60мм и пр. и то как ТС пересчитывает милы в мм Но особо хочется спросить за терминацию- а как вы выбирали типоразмер? Все что написано про задержки во корпусе, время распространения снаружи/внутри платы все мимо- никаких 2х разницы там не выйдет никогда, а оглядываясь на скорости спартана никаких таймингов не надо прикидывать, достаточно физической длины.

В вашем дизайне спартан встает прекрасно байтлейнами на внешних слоях и частью адресов/команд там же, трассами гораздо короче 60мм(до 2х), без терминирования, без большого количество банок в питании, без пересчета TOF и пр.

человек же попросил критики и тп - вот ему и набросали)) это скорее из общих рекоммендаций к улучшению дизайна.

да, 2-х кратной не будет конечно - это уже явный перегиб, Uree верно расписал.

Не очень понял, что я не так пересчитываю?
Вы про это: "У ксайлинкса написано -CK and DQS trace lengths must be matched (±250 mil) to maximize setup and hold
margins. То есть мне её по хорошему надо сократить до 32мм" Длина DQS у меня на плате- 32мм, поэтому я и хотел сравнять с ней CK.



Терминация есть на референсной схеме, поэтому и была сделана.
С корпусами кондеров и резисторов я понял. А что ещё не так?

И что с ресетом?

250 милсов это 6.35мм- откуда взялось это:

?

Далее:

И что с того?

Не считая подчеркнуто кривого свапа(если он вообще тут есть), в принципе вы допускаете 2 типичных ошибки новичка:
- делаете фанауты короткими догбонами "сразу и прямо" из под микрульки памяти, хотя спокойно можете их разворачивать и даже выносить подальше для пущего удобства и выигрывать место.
- выравниваете большую величину аккордеоном, т.е. наименее эффективным паттерном для большого набега длины
Уносить за километр терминацию, коль решили ее ставить, нет смысла. Лишние банки уберите, поставьте 0402, фанаты сделайте к ним зеркально по длинной стороне(противоположно тому как у вас сейчас), 0603 пару можете оставить на бОльшую емкость.

Ресет не нужно выравнивать

Ну и повторю вопрос- зачем вы сюда закладываете пассив больше чем 0402? Справедливости ради нужно отметить что сама по себе разводка именно меандров у вас вполне себе, не считая крайнего левого проводника на боттоме Впрочем в вашем дизайн эффект от этого проводника не будет заметен.

Спасибо за конструктив)

-В руководстве есть фраза- CK and DQS trace lengths must be matched (±250 mil).... Я её понимаю так- СК и DQS должны иметь одинаковую длину с погрешностью 250мил(6.5мм). Учитывая что длина байтов у меня 32мм то и DQS у меня 32мм, и поэтому я и клок хотел уменьшать с 50 до 32мм

-Раз терминация в образце есть и на нём всё работает, то и я её решил оставить. Как по мне лучше предусмотреть место и если что, потом не запаивать.
Касательно того, что корпуса резисторов большие я уже понял и признал, каюсь. Просто как правило применяю 0603, и тут думал что нет необходимости мельчить. (Плюс читал статью на хабре что идентичный по номиналу и вольтажу кондер по характеристикам лучше в большем корпусе)
Поставлю тогда кондёры 0402 и резисторные сборки и придвину их поближе к памяти



-Биты я свапировал. И вроде раскрестил всё что мог. Или и адреса можно свапировать??)) В чём кривизна свапа?

>>Лишние банки уберите, поставьте 0402, фанаты сделайте к ним зеркально по длинной стороне(противоположно тому как у вас сейчас)
-Поясните пожалуйста эту фразу.

>>Ресет не нужно выравнивать
>>не считая крайнего левого проводника на боттоме
По совпадению это как раз RST# ))