Здравствуйте.

Нужен совет практиков. Проектируется узел с DDR3 MT41J128M16JT-125IT. Моделирование ЦС выполняется в Hyper Lynx. Для сигнала CK имеем ошибку по точке пересечения комплементарных сигналов:


Стандартом JEDEC предписано следующее:


Действительно, если посмотреть на осциллограммы сигналов CK_P и CK_N (пробник на кристалле памяти), видна асимметрия (227 мВ):


Причём это связано с разными временами нарастания и спада:
Avg fall time: 119.773 ps Min fall time: 118.092 ps High voltage: 1.19 V
Max fall time: 130.519 ps Low voltage: 385.9 mV

Avg rise time: 93.433 ps Min rise time: 89.377 ps Low voltage: 385.9 mV
Max rise time: 95.155 ps High voltage: 1.19 V

Сигнал спадает медленнее, чем нарастает.

Если посмотреть на сигнал DQS (режим записи в память, пробник на кристалле памяти), то там асимметрия меньше (112 мВ):


Хотя скорость нарастания и спада по-прежнему разная:

Avg fall time: 142.460 ps Min fall time: 141.122 ps High voltage: 1.20 V
Max fall time: 143.345 ps Low voltage: 326.8 mV

Avg rise time: 125.503 ps Min rise time: 121.370 ps Low voltage: 326.8 mV
Max rise time: 126.889 ps High voltage: 1.20 V.

Я подозреваю, что разница в том, что сигнал CK терминируется, как простой LVDS - на резистор 100 Ом (так рекомендует Micron в TN-46-14: "VTT does not terminate any DDR clock pairs. CK and CK# termination is a parallel 100...121 Ohm resistor between the two lines. Micron has found that only differential termination on CK and CK# produces optimal SI."), а DQS - уже на Vdd/2 внутри чипа памяти.



Возможно, нужно поставить под сомнение рекомендацию производителя.

Вопрос: сталкивался ли кто-нибудь с необходимостью терминации сигналов тактирования CK на Vdd/2 вместо того, что рекомендует Micron? Или устранение данной проблемы нужно вести другим способом? В похожей теме ответа не нашёл.

Спасибо.

Честно вам говорю- без понятия что вы там накрутили, но для uniform transmission line всегда получается одна TL, потому как это и есть ее представление Вы определенно что-то делаете криво: гиперлинкса у меня под рукой нет- или смотрите методичку внимательно, или вебинары на сайте ментора самого, или спросите своего FAE. То что у вас изображено в модели линии это извращение.

Давайте в N-й раз повторю- мне не нужны все слои, вся разводка и пр. Нужна сугубо вся цепь клока и его опорный слой- и все. Чтобы было видно все между артиксом и ддр3. То же самое и со стробом

Мне эти темы читать неинтересно, хотя бы потому что ценного там очень мало- но вы судя по всему если не первый, то второй раз беретесь за такие дизайны, в частности за ддр3. Перед тем как делать подобные ошибки как у вас, стоит хотя бы погуглить- включая термалы, и не в контексте "проблем со сборкой" и прочих фикций, а именно с позиций SI/PI. Там и ясно станет что не так с термалами в хайспидном дизайне

EvilWrecker,

1. Я же привёл всю цепь такта (CK) в сообщении 10:
Слой 1: ПЛИС и DDR.
Слой 2: сплошная земля - опорный слой для CK.
Слой 3: цепь СК (выделена белым).
Слой 4: сплошная земля - опорный слой для CK.
Слой 16: терминирующие резисторы для цепи CK.

В остальных слоях нет цепи СК. Данная цепь находится между 2-м и 4-м слоями.

2. Некачественная пайка, вызванная отводом тепла в полигон, - частая проблема. Я не могу игнорировать требования монтажного цеха. Если пайка не надёжна, то смысла в хорошем SI/PI нет. Спасибо за замечание, но в данной теме мы обсуждаем цепь такта.

Некачественная пайка чего? Компонентов? Тогда зачем вы делаете барьеры на переходных?

Вопрос в точку- а термалы на виа это идиотизм крайней степени. Небось в дизайне самом еще геометрия термалов одинаковая для всех корпусов.

Вы наверное меня разыгрываете- в чем проблема сделать маскирование цепи и показать только ее на фоне полигона? Если и так проблема, то покажите хотя бы отдельно терминацию и участки под бга- ну а если и так проблема, то черт с ним, и так понятно все

Не за что- но это прямо относится к обсуждаемым цепям. Вы просто путаете понятия судя по всему: конечно хочется выдать комментарий про "монтажный цех", но видите, сдерживаюсь как могу

1. Включено экспортировать связанные сегменты, поэтому их так много.
2. Проблема не в трассировке. Можно удалить все сегменты и оставить только два, проблема все равно не исчезнет и она никак не зависит ни от длины линий, ни даже от их разницы. Проблема в том, что наклон кривой по переднему фронту и по заднему разный. Соответственно точка их пересечения всегда сдвигается далеко от средней точки (VDD/2). Все это заданно в модели от хилых.
На рисунке можете увидеть разницу в расположении этой точки пересечения фронтов для Typ и Fast. Для значений Typ все еще в допуске, для Fast ушла сильно вверх.
Соответственно надо каким-то образом замедлить передний фронт или ускорить задний.

Fill, спасибо за участие.

EvilWrecker, Карлсон, я не сразу понял, что вы говорите о поясках (annual ring) в переходных отверстиях, а не о термобарьерах. В таком случае это изменить нельзя, т. к. плата делается по классу IPC-3:
"It’s also one of the key differences between the three reliability levels according to IPC standards. Toys are Class 1 where the ring doesn’t have to go all the way around the hole on every layer. Consumer electronics are Class 2 where tangency is the limit. Aerospace and life support are examples of Class 3 and the annular ring must be complete and oversized by 0.13mm (5 mils) all the way around."

Это которая "export coupled segments"?

Я может что-то в ветке пропустил, но у вас совершенно другая модель линии(в частности без виа)- особенно неясно почему нет TL между ддр3 и терминаторами, зато есть в самой терминации. Overshoot/pre-shoot как у ТС у вас нет, параметры TL между контролером и ддр3 разобрать нереально, но похоже что они одинаковые- что моделируется в этом сетапе?

Как вы себе это представляете?

Нет, речь не об annular ring а о способе подключения виа к полигону- у вас оно не прямое, что глубоко ошибочно

Бггг. Вы издеваетесь что ли?

Смотрим внимательно:

Annular ring


Thermal relief


И вот еще


Улавливаете разницу в терминологии?

Если нет, то почитайте хотя бы вот это.

Карлсон, в терминах приложенной вами статьи: Annular ring - гарантийный поясок; Air gap - термический барьер. В сообщениях 9 и 11 EvilWrecker использует термины "Термалы на виа", и "термобарьеры" которые я воспринимаю как Air gap - термический барьер. Не понимаю, о какой разнице в терминологии идёт речь.

Если суть замечаний - в наличии термического барьера, то это изменить нельзя, т. к. есть требования на качество пайки.
Если суть замечаний - в наличии гарантийных поясков в слоях, где нет подключения к полигонам или проводникам, то это изменить нельзя, т. к. это требование стандарта IPC-3 (см. сообщение 21). Кроме того, их наличие не влияет на описанную проблему с цепью CK. Если есть сомнения, то можно выполнить моделирование ЦС этой цепи с переходными отверстиями без гарантийных поясков или вообще слепыми. Затем сравнить две осциллограммы.

А что обычно паяется к переходным отверстиям?

Димон, к переходным отверстиям подключены проводники от контактов элементов (в нашем случае выводы BGA). Если переходное отверстие, к которому подключён контакт, соединено с массивной областью меди (полигоном), то при оплавлении паяльной пасты тепло может от контакта "перейти" к полигону, что снизит воздействующую на пасту температуру и не позволит получить надёжное паяное соединение. Для снижения риска этого эффекта добавляют термический барьер. Наличие термического барьера в данном случае - требование монтажного цеха, и отступать от него нельзя.

Т.е. вы полагаете, что косточек от площадок до переходных недостаточно для правильной пайки?

Карлсон, полагаю (и знаю по различным проектам), что влияние термобарьеров очень сильно зависит от ряда факторов: толщины меди, размера и количества подключённых полигонов, количества слоёв, профиля пайки, способа пайки (конвекция или парофазная пайка) и прочего. У данного проекта есть требования. Одно из этих требований - наличие термобарьеров. Нельзя отступить от данного требования.

Предлагаю закрыть вопрос термобарьеров, т. к. их исключение не поможет решить исходную проблему с цепью СК.

Упорство в ошибках с термобарьерами, доказывает отсутствие понимания вами их предназначения, да и образования по теме разводки плат. Требования монтажного цеха, без понимания сути проблемы к проектировщику, это "ржачно". Это как уборщица заставит ген директора делать то что ей нужно на предприятии. Страшный кошмар.

Данные термобарьеры не уместны тут по причинам электрических сигналов, поскольку ухудшают ЭМИ. С отводом тепла никак не связаны, поскольку в термопечи по профилю все нагреается равно-температурно.

Придуманы термобарьеры в основном для пайки выводных компонентов при ручном монтаже, либо для пропайки переходников открытых от маски.

Вот посмотрите в томже гипертерме, какое это зло для путей тока и распределения температуры. Для вашего этого проекта, может тогда и откажетесь.
Еще как вариант посмотрите в инете кучи плат аналогичных, не увидите там термобарьеров как у вас.
------
проблема с цепью СК.
1) неверный, ошибочный подвод диф пары к переходникам с обоих сторон. Нужно исправить.
2) не соблюдено правило 3W на некоторых участках. Нужно исправить, место есть.
3) проверить GND слои ниже выше над этой цепью. Проверить их целостность, сделать сшивку переходниками GND в соответствующих местах.

Aner, спасибо за ответ. Мы обязательно поставим на место всех уборщиц и монтажников. Вы же не будете возражать, что наличие термобарьеров никак не сказывается на асимметрии сигнала СК? Ну хотя бы в модели?
Сейчас проблема именно в модели и именно с сигналом СК:
1. Фронты спада длиннее фронтов нарастания.
2. Изменение схемы терминации цепи СК дало положительный, но недостаточный эффект.