Здравствуйте.

Нужен совет практиков. Проектируется узел с DDR3 MT41J128M16JT-125IT. Моделирование ЦС выполняется в Hyper Lynx. Для сигнала CK имеем ошибку по точке пересечения комплементарных сигналов:


Стандартом JEDEC предписано следующее:


Действительно, если посмотреть на осциллограммы сигналов CK_P и CK_N (пробник на кристалле памяти), видна асимметрия (227 мВ):


Причём это связано с разными временами нарастания и спада:
Avg fall time: 119.773 ps Min fall time: 118.092 ps High voltage: 1.19 V
Max fall time: 130.519 ps Low voltage: 385.9 mV

Avg rise time: 93.433 ps Min rise time: 89.377 ps Low voltage: 385.9 mV
Max rise time: 95.155 ps High voltage: 1.19 V

Сигнал спадает медленнее, чем нарастает.

Если посмотреть на сигнал DQS (режим записи в память, пробник на кристалле памяти), то там асимметрия меньше (112 мВ):


Хотя скорость нарастания и спада по-прежнему разная:

Avg fall time: 142.460 ps Min fall time: 141.122 ps High voltage: 1.20 V
Max fall time: 143.345 ps Low voltage: 326.8 mV

Avg rise time: 125.503 ps Min rise time: 121.370 ps Low voltage: 326.8 mV
Max rise time: 126.889 ps High voltage: 1.20 V.

Я подозреваю, что разница в том, что сигнал CK терминируется, как простой LVDS - на резистор 100 Ом (так рекомендует Micron в TN-46-14: "VTT does not terminate any DDR clock pairs. CK and CK# termination is a parallel 100...121 Ohm resistor between the two lines. Micron has found that only differential termination on CK and CK# produces optimal SI."), а DQS - уже на Vdd/2 внутри чипа памяти.



Возможно, нужно поставить под сомнение рекомендацию производителя.

Вопрос: сталкивался ли кто-нибудь с необходимостью терминации сигналов тактирования CK на Vdd/2 вместо того, что рекомендует Micron? Или устранение данной проблемы нужно вести другим способом? В похожей теме ответа не нашёл.

Спасибо.

Вот вам эквивалентная схема идеальной "разводки" - передатчик и приемник соединены двумя диф. трассами и напрямую подключена развязка, предложенная в самом начале знатоками. Попробуйте теперь решить проблему Vix всеми известными вам способами. И объясните пожалуйста, в чем здесь источник проблемы?
Модель передатчика выложена ТС, модель памяти найти не проблема (имя указано на схеме), номера пинов указаны также.

Ну это наверное близко к очевидному - если при таком сетапе уже всплывают проблемы(включая искажение сигнала) значит с сетапом что-то не так. Модель контроллера быть может "не очень"?

Не подключилась ваша модель.

У меня вышло вроде бы вложиться - Slow 868mV, Fast - 705mV.



Скачал IBIS c сайта.

В проекте

OBUFDS_inst : OBUFDS
generic map (
IOSTANDARD => "DIFF_SSTL15",
SLEW => "FAST")
port map (
O => DDR_CLK_p,
OB => DDR_CLK_n,
I => clk_in
);


В Implemented Design экспортировал, указав Updated generic IBIS and Updated parasitics package. Хотя модели 2013 года. Ну и Вивадо у меня 2015.4, тот который с Артиксом ставился.

С кондером Ccomp - Fast 840mV, Slow на том же уровне.


 CLk_DDR.txt ( 231.8 килобайт ) Кол-во скачиваний: 63


Signal - DDR_CLK

Вполне возможно. Но ее не я выбирал, а ТС.

Именно об этом я и написал пару постов назад

К вашей картинке по правде говоря тоже вопросы есть - но скажите, можете ли показать то же самое но с TL 50 Ом(плюс минус 2-3Ом) на основном пути клока? Причем так чтобы было видно целый период.

Благодарю- а если TL c 65 ОМ поменять на 50(плюс минус 3 Ом)?

Параметры модели отличаются, хотя и название одно и тоже.
Вот результаты с вашей и с той моделью что дали мне.

Вот что.

С 50 Ом трассой, и терминацией 50 Ом + Джиттер.



С 40 Ом трассой, и терминацией 40 Ом + Джиттер.



С 40 Ом трассой, и терминацией 40 Ом + Сcomp 3 pF + Джиттер.

Для большей читаемости можно показать то же самое, но не используя один и тот же цвет для разных результатов?

Здесь конечно сразу будут вопросы о том как вы задали джиттер(как мне помнится в гиперлинксе их несколько типов с настройкой магнитуды и пр), но вы можете показать весь сигнал? Не буду скрывать, хочу в том числе посмотреть что будет с искажением Ну и раз стали использовать 40Ом, то очевидно имеет смысл прогнать отдельно такой вариант с измененными значениями терминирующих резисторов.

Трассса 50 Ом + Скомп + Джиттер 1% UI Gausian.

Вы показываете total jitter, но это все можно увидеть и при "полном" сигнале- не нужно обрезать картинку, т.е покажите так чтобы был виден marginal jitter и Vpeak-peak. И к слову, откуда взялся в модели Ccomp, причем в таком размещении как у вас?

Volkov, спасибо за участие.

1. Две микросхемы памяти имеют независимые шины адреса намеренно. Обе микросхемы в связке работать не должны. В плате реализовано резервирование памяти.

2. Не понимаю, почему у вас модель не подключилась. Какая ошибка?
Напоминаю, что проблема с величиной Vix только в режиме Fast. Ниже привожу рисунки для режима typical:


Интересно, как вам удалось (пост 48) улучшить результат почти на 40% (162 мВ против 263 мВ в посте 6).

Не знаю. Похоже ваша модель - это SSTL15_F_HR. А в моей DIFF_SSTL15_F_HR.

С джиттером долго разбираться, но похоже 1 UI слишком оптимистично. На выходе MMCM будет минимум 75 ps - 3%/.

По поводу конденсатора - то в JEDEC референсах он стоит на планках возле разъема. В Memory Down - нет требований по длине перед ним, но есть минимум Main Route + Neck-Down 500 mil после него.
чем длиннее трасса перед ним - тем сильнее он валит фронт.

Volkov, по-моему я понял, почему у вас не заработала модель: я не скопировал в неё строки с описанием дифф. линий:

[Diff Pin] inv_pin vdiff tdelay_typ tdelay_min tdelay_max
|
AM26 AN26 100mV 0 0 0
| C0_DDR3_dqs_p[1] DIFF_SSTL15_F_HR_IN50_P SSTL15_F_HR_IN50
AN34 AP34 100mV 0 0 0
| C0_DDR3_ck_p[0] DIFF_SSTL15_F_HR_P SSTL15_F_HR
AP29 AP30 100mV 0 0 0
| C0_DDR3_dqs_p[0] DIFF_SSTL15_F_HR_IN50_P SSTL15_F_HR_IN50

Теперь наши модели совпадают?