|
Доброго времени суток! Возникла проблема при приеме данных с АЦП, заключается в следующем. С АЦП данные приходят на диф. буфер, после чего на буфер IDELAY2, оттуда в IDDR и записываются в фифо. После выяснения значений задержки для каждого разряда, видим красивый, ровный сигнал, готовый к дальнейшей работе. Однако при переносе прошивки на другой кристалл значения этой задержки меняются, местами сильно. Получаем серьезный разброс параметров в рамках одной модели чипа. Естественно появилась хотелка автоматизировать это дело, чтобы нужные значения задержки подбирались автоматически. Есть ли у кого-нибудь идеи по этому поводу?
|
Тайминг DDR в Xilinx Kintex 7
Aug 4 2018, 07:56
