Коллеги,

для отчёта требуется верилоговский код, представляющий собой просто тупое соединение нескольких модулей (никакой динамики, только модули, вспомогательные wire'ы и несколько assign'ов) превартить в понимаемый Квартусом графический файл. Начали делать руками, но оказалось, что это та ещё работёнка. Вроде, смутно вспоминаю, в далёкой юности, узал такой инструмент под названием активHDL, он вроде чего-то мог. Но было это давно.

Может кто чего посоветует?