Здравствуйте, Денис!
Готов участвовать - HDL, "немного" софт , есть скромные наработки. А софт(асм) имхо на перле лучше писать

У меня "красиво" не получилось. True dual port у меня реализуется на 2-х RAM16D и дополнительной логике, но тактовая падает вдвое при 8-кратном росте числа LUT --> теряется всякий смысл. На 2-х однопортвках однотактовый true dual port не реализуется, имхо. Можно примеры?

У меня проект - многоядерный микроконтроллер, с прицелом на перевод в ASIC, отсюда все требования к ядру. Проверка софт-процессора "на вшивость": чисто программная (т.е. без использования каких-либо аппаратных костылей) реализация цветного текстового контроллера VGA (640*480 @25МГц) - задача управления в чистом виде со строгим таймингом. Для 8 цветов у меня с этим справляются 2 ядра(по 300..400 LUT) @50МГц (starter kit spartan3e).

2 Postoroniy_V, Leka, RobFPGA

Извеняюсь за паузу, я предоставлю описание своих задач и видение контроллера после выходных.

Работы много

on-line обсудить все можно будет в irc чате или в конференции. Но думаю что более разумно будет создать отдельную тему

После выходных не получилось работы много навалилось.



да, я реализовывал регистровый файл на 2-х RAM16D + мультиплексоры на выходе, но зная "такую особенность" я реализовывал 3-х стадийный конвейер, отделяя отдельно стадию write back (за счет чего получил простое декодирование условных комманд) поэтому уложился в требования по производительности

Насчет однопортовых true dual port не возможен, но мы же решаем задачу в ограниченном базисе (FPGA), поэтому можно наложить небольшие ограниченя на используемые командами адреса операндов

А можно узнать подробнее про ваше ядро ? интересует система комманд (остальное следует из нее )

Меня же тема процов интересует с точки зрения управления и заворачивания битстрима в NAL unit (т.е. медленной математики), что бы экономить ресурс ФПГА. А для быстрой математики есть обычная логика + ДСП слайсы в помошь

по процу я почти закончил формировать блок-схему, выложу на днях. (постараюсь выкроить время, что бы ее закончить).

Детали раскрывать не хочу - возможно, будет использоваться в коммерческом проекте. Ядро: spartan3e, ~300LUT, гарвардская архитектура, 36-разрядная инструкция, 18-разрядные данные, 2х-ступенчатый конвейер, 1 такт на инструкцию, 1 клок без фаз, ~100МГц (по данным P&R, пока отлаживаю на 50МГц). До 3х операций на инструкцию: условный переход+арифметика+пересылка (память/устройство <--> РОН). Все управление, пуск-останов, загрузка программы - через com-порт. Те с железом и с ассемблером (низкоуровневым компилятором) - проблем у меня нет (пройденный этап). Но - писать на ассемблере очень не понравилось --> хочу ввести элементы языка высокого уровня.

Предлагаю сосредоточится именно на аспекте высокоуровневого программирования,
поскольку железо+ассемблер делается и модифицируется легко и быстро (при наличии опыта, конечно). Те _конкретизировать_ пути получения высокоуровневой среды программирования для _произвольного_ софт-процессора.

Тоже предлагаю выделить в отд.тему:
атачмент -
Идея крайне неплоха

Меня интересует (в контексте):
- дешифратор команд (на чем.... или в зависимости от системы команд)
- конвейер (если их сделать несколько но с малым кол-вом ступеней, разнести по задачам
и отдельно объеденить через рег. окно)
(т.е при повышении кол-ва зан.ресурсов увел. конвеер+ меры по повышению быстродействия)
- прерывания (хотя контроллер прерываний в контексте фпга..., скорее уж механизм прерываний и их уровни)
- стр-ра памяти

... ой чето я увлекся, короче ждем отд. ветку
готов участвовать, думать, т.к. еж таки это моя специальность (выч. системы, комплексы и сети) в чистом виде.

мат. анализ или модель (частично) могу взять на себя

к тому же быстродействие зависит не только от частоты но и организации

Я думаю так:
1. Модель на уровне HDL (+синтезатор)

2. Оптимизация под конкретные плисы(в иделе законстрейтеные)

В таком случае возможно выжать все


>>> to des00 блок-схему бы посмотреть

это очень интересно
помимо уже упомянутого DSPuva16 и заброшенного на этапе АЛУ проекта С5400 (TI) что-нибудь реально есть???

LEON поддерживает SPARC v8e - то есть 32х32 МАС 40бит можно иметь каждый такт при регистровых операндах
если использовать раздельные памяти, то наверно 0.5 МАСа на такт,

upd : про 0.5 МАСа я не подумавши написал, дтя свертки векторов надо
загрузить с индексом один отсчет,
второй,
MAC
декрементировать счетчик
перейти
то есть 5 инструкций, при раздельных шинах и использовании делей-слотов 5 тактов

у меня получалось для спартана 50МНz, для В4 до 100

но так как неоптимизирован "по LUTам" проигрывает по площади блейзу

имхо, самое важное, что есть ГЦЦ (то есть С С++ АДА ФОРТРАН и т.п.)

Народ! Кто уже использует этот проц, просьба поделиться впечатлениями.

А то глядя на среду разработки ispLevel закрадывается сомнение, что проц тоже очень кривой

Процессор как процессор, работает без нареканий. А вот отладчик программистам не нравится. Часто глючит при пошаговой отладке, если есть обращение к аппаратуре (UART, SPI etc.) Если тот же код пробежать по команде Run, то все работает.

сайт изменился :-((
если у кого есть материалы по dspuva16, прошу поделиться - интересно глянуть

Заранее спасибо

Uuftc
как вариант: посмотреть сайт через кэш гугл: http://209.85.135.104/search?q=cache:sOmna...;cd=4&gl=ru (видимо его удалили совсем недавно)

сами исходники: http://www.dte.eis.uva.es/OpenProjects/Ope...00/DSPuva16.zip (но ядро там совсем простенькое)

через кеш гугла смотрел. а вот файлов нет ....

Хорошо. Есть еще пара вопросов.
Вы его на других ПЛИС пробовали? Если да, то как он себя ведет после компиляции (размер кода, тактовая частота)?

Uuftc
 DSPuva16.zip ( 6.58 килобайт ) Кол-во скачиваний: 129