Этот проект расматривался как плата записи с DVI изображения
в память для последующей обработки, требовалось записать цвета
RGB, после последних обсуждений с начальством
развел более универсальную плату: каждая микросхема стоит отдельно без обьединений между собой, соглосование выбрал последовательные резисторы
на все входы выходы, плата 4 слоя все подключения в верхнем слое,
Cyclone TQFP-240 память sram k6r4016 с трудом влез в корпус по выводам,
да и переходные здоровые.
Напишу как начну собирать.

[quote=3.14,Jan 24 2005, 21:45]
Если быть точным, то четыре SRAM, насколько понимаю в паралель.
Считаем.
Паразитная емкость пина корпуса PQ208 ~0.7пф, паразитная емкость Spartan2 входного буфера ~6.5пФ, примерно такие же знаячения будут и для SRAM. Округлим до 10пФ. Как правило, величина согласующего (последовательного) резистора (на четырехслойках) порядка 50Ом. Итого, задержка обуславливаемая RC порядка 4 нс. Задержка обуславливаемая распространением сигнала в линии порядка 0.5нс на 3-5 см, округлим до 1нс.
Получаем задержку в 5 наносекунд. Нормально-достижимое время регистр-логика-пин порядка 10нс. (1/80МГц)-10нс=2,5нс (надо 5). Добавляем дополнительную ступень конвейера, в этом случае время регистр-пин, около 2 нс. Времени остается вагон. В случае с двухслойкой (примерно раза в три увеличивается номинал согласующего резистора) все вписывается в притык, не очень ГУД.

Добрый день 3.14
я не совсем понял откуда у вас получилась задержка порядка 4 нс. Ведь t=R*C, следовательно для 4нс при R=50 Om необходимо иметь С=80пф. т. е. суммарная паразитная емкость 80пф. Откуда появилась такая цифра для паразитной емкости 80пф, проясните пожалуйста.

Почему именно цифру порядка 10нс вы приняли для нормально-достижимого времени регистр-логика-пин?
Спасибо.

<Откуда появилась такая цифра для паразитной емкости 80пф, проясните пожалуйста. >
Я считал так (извиняюсь что сразу не указал): Туст(RC*2)=R(50)*C(10нФ*4)*2.

<Почему именно цифру порядка 10нс вы приняли для нормально-достижимого времени регистр-логика-пин?>
У Spartan2, при размещении регистра в IOB, DRIVE=24ma, задержка регистр - пин около 4 нс. Если добавить пару слоев комбинаторки или выход сделать с третьим состоянием, тогда набежит.
Я , одно время, сдорово пободался с периодом (вернее с OFFSET) в 8.3 нс.

Добрый день!
3.14 а зачем вы задержку t=R*C умножаете на 2? Формула вроде бы этого не предлагает, или есть другие причины?
Спасибо.

Для LVTTL, верхняя граница метастабильной зоны = 2В, т.е 0.6*U.
Время нарастания на RC цепи в 2*RC, амплитуда устанавливается в 0.6*U.
Ну а если считать "идеалистично", считая необходимый порог в 0.9, тогда надо время в 10*RC

Доброго времени суток!

Есть еще вопрос такого плана. У Xilinx есть описание референс дизайна с SDR SDRAM на XCV300. Там они предлагают использовать два корпуса SDR SDRAM, поставить их не далее, чем два инча от корпуса микросхемы. После этого заявляют о том, что при таких растояниях терминировать линию клоков нет необходимости. Линию клоков разводят буквой Т. Шину адресов делают общей на оба девайса, данные заходят на каждую микросхему отдельно. А теперь главный ВОПРОС: зачем они терминируют шины адреса и данных резисторами по 33Ома, если перед этим говорили, что клоки терминировать не надо? Данный казус обнаружен в XAPP134.pdf на www.xilinx.com.

Просто на данный день возникла задача подключить к FPGA 32MB SDR SDRAM памяти. Были предприняты попытки поиска всей доступной информации по предмету, однако все найденное было сильно противоречиво друг другу. В нескольких пунктах все сходятся:

- терминировать надо и лучшая схема терминации - series termination, но тогда не понятно как терминировать двунаправленную шину данных?
- разводиться лучше по внешнему слою, а под шину подкладывать слой земли полигоном или питание. Ну с этим более менее понятно - если проложить полигон, то уменьшается импеданс дорожки, но для того, чтобы довести его до приемлемого уровня в 50-100 омм, дорожку надо сделать просто безобразно толстой - более 12-15 милл, а где взять столько места
- трассы управления надо ложить подальше от шинн данных м адресов, но опять же - где найти столько места (

Пытался поиграться с этими вещами в HyperLynx, однако не нашел как сделать двунаправленный драйвер для шины данных.

Такая вот не очень веселая история получается.

А может кто-то знает где можно почерпнуть необходимые знания по вопросам высокочастотных линий и способам их терминирования? В институте глубоко в эту сторону мы не копали и полученных знаний просто не хватает.

С уважением,
Владимир Миргородский

Вы по конфе полазайте, особенно в разделе про печатные платы, там и ссылки на книги, да и саму эту тему жуем постоянно.

Ага, поползал я по конфе про печатные платы, нашел всего пару нитей о памяти и подключении ее к высокоскоростным интерфейсам, однако ответов на волнующие меня вопросы там нет Или может быть я не там искал :-\ Если не сложно, подскажите, где на форуме обсуждают целостность сигналов, вопросы правильной терминации и т.п. Просто моего образования мне не хватает, понять "Черную магию" пока тоже не могу - вопросов возникает больше, чем находится ответов Результаты работы HyperLynx тоже плохо совпадают с реальной жизнью - он говорит что нужен series termination резистор номинала 80 Омм, а производитель говорит что поставьте 34 и будет вам хорошо, в то же время 34 Ома дают картинку мало чем отличающуюся от несогласованной линии. Да и двунаправленные драйвера там моделлировать тоже не получается.

Вообще этот вопрос многогранен и затрагивает много параметров.
Если можешь читать English, то зайди по ссылке http://www.sigcon.com/pubsAlpha.htm
там есть много рекомендаций и расчетов по высокоскоростным дизайнам, помоему ты там найдешь много ответов на твои вопросы.