Как лучше согласовать шину состояшею из 4 sram под Cyclone (частота 50-80Мгц)
если смысл ставить последовательно резисторы и как, или лучше на конце поставить оконечную нагрузку из пары резисторов, неперегрузиться плис при этом.

У Cyclone имеется управление выходным током пина?
Если да, то эффект от "регулировки" этого тока быдет такой же как и от обычных последовательных резюков.
Согласуют, обычно, добавляя последовательный резюк с выхода, оно и проще и "эффекта" больше приносит.

и его (если не ошибаюсь) лучше поставить ближе к входным ногам микросхемы, так?

<и его (если не ошибаюсь) лучше поставить ближе к входным ногам микросхемы, так?>
Может Вы опечатались, последовательный резюк с выходом ставят как можно ближе. А вообще, в любом варианте согласования, надо компенсирующий элемент (элементы) ставить как можно ближе к "точке" согласования.

резистор ближе к выходной ноге или к входной?

1. Резисторы надо ставить возле приемника - звонов меьше будет (в эфир в том числе).
2. На такой частоте 4 SRAM сильно завалят фронты, поэтому с резисторами может не заработать вообще. Пробовал работать на 33 мГц на 3 ИМС, на 66 уже не хватает уровней (и это было без резисторов)
3. Лучше поиспользовать более емкую 1 ИМС.

Если компенсируете импеденс выходного буфера, т.е. последовательный резюк с выходом, то биже к выходной ноге. Если компенсируете "обрыв" линии, то паралельно к "земле" (или питанию или и туда и туда) и как можно ближе к входной лапе.

<1. Резисторы надо ставить возле приемника - звонов меьше будет (в эфир в том числе).>
Не согласен с категоричностью!
Если, Вы имеете в виду, согласование на предмет уменьшения отраженной волны от конца линии (т.е. паралельный с нагрузкой резюк), то согласование буфера с линией, приводит к аналогичному эффекту, хотя конечно многое зависит от конкретного случая. Но способ согласования буфера занимает меньше места. Обратите внимание на различные "видюхи", подавляющее большинство согласований именно "последовательные".

<На такой частоте 4 SRAM сильно завалят фронты, поэтому с резисторами может не заработать вообще>
Если запасы по констрейнам позволяют втиснуть задержку на линии, то ничего страшного в этом нет.

<3. Лучше поиспользовать более емкую 1 ИМС. >
Не забывайте, что при этом увеличивается и излучение линией, если на ЭМС можно забить, то наводки на соседях к добру не приведут, особенно на "не синхронке".

По п.1 имелись в виду последовательные резисторы, они тоже уменьшают отраженные волны, хотя с точки зрения ЭМИ их бы лучше ставить возле источника, тогда спектр излучения будет меньше (сигнал будет приближаться к синусоиде).
По п.2 В исходном письме речь шла 0 50-80 мГц, я сомневаюсь, что 4 ИМС на адресе будут работать на 80, разве что поставить резисторы возле каждой ИМС.
По п.3 С какой радости одна ИМС и буфер увеличат ЭМИ - связи то будут короче! И согласовать проще.

<По п.1 имелись в виду последовательные резисторы, они тоже уменьшают отраженные волны, хотя с точки зрения ЭМИ их бы лучше ставить возле источника, тогда спектр излучения будет меньше (сигнал будет приближаться к синусоиде).>
Повторюсь, последовательные резисторы надо ставить рядом с выходом, паралельные рядом со входом.

<По п.2 В исходном письме речь шла 0 50-80 мГц, я сомневаюсь, что 4 ИМС на адресе будут работать на 80, разве что поставить резисторы возле каждой ИМС.>
Если интерференция отраженной волны делает "заграничные" выбросы, тогда согласуют. Если при согласовании затягиваются фронты (иными словами увеличивается задержка сигнала в линии), то надо смотреть на запас по достигаемым ограничениям "логика - пин", если запас перекрывает задержку, то все ОК.

<По п.3 С какой радости одна ИМС и буфер увеличат ЭМИ - связи то будут короче! И согласовать проще.>
Увеличение мощьности выходного буфера увеличивает импульсные токи, соответственно излучение, последствие которого я уже указал. Еще это приводит к увеличению возвратных токов по земле, увеличивая общий "земельный" шум.
Еще, при увеличении мощьности выходного буфера - увеличение скорости нарастания фронта, уменьшается максимальная длина линии не требующая согласования.

Изначально мы рассматривали вопрос о 6 SRAM и частоты 50-80 мГц.
По п.1 и п.2 Если поставить буферные резисторы возле ИСТОЧНИКА , то емкость 6 ОЗУ завалит фронты так, что уже работать ничего не будет на частоте выше 40 мГц (примерно, на 33 будет работать без резисторов - проверено на тойже Altera)
По п.3 Altera одна и таже, т.е. выходной буфер один и тотже - откуда увеличение мощности при переходе с 6ИМС на одну? Суммарна емкость линии и ОЗУ меньше, значит и импульсные токи меньше. Буферный резистор (естественно когда одна ОЗУ, то он стоит возле источника) нам завалит верхние гармоники и все будет нормально (по уму буфер должен быть на супрессорах, а не на резисторах - но это по возможностям каждого). А земля должна быть в любом случае мощной - камень упавший в море и в ручей вызывает разный эффект.

<Изначально мы рассматривали вопрос о 6 SRAM и частоты 50-80 мГц.
По п.1 и п.2 Если поставить буферные резисторы возле ИСТОЧНИКА , то емкость 6 ОЗУ завалит фронты так, что уже работать ничего не будет на частоте выше 40 мГц (примерно, на 33 будет работать без резисторов - проверено на тойже Altera)>
Если быть точным, то четыре SRAM, насколько понимаю в паралель.
Считаем.
Паразитная емкость пина корпуса PQ208 ~0.7пф, паразитная емкость Spartan2 входного буфера ~6.5пФ, примерно такие же знаячения будут и для SRAM. Округлим до 10пФ. Как правило, величина согласующего (последовательного) резистора (на четырехслойках) порядка 50Ом. Итого, задержка обуславливаемая RC порядка 4 нс. Задержка обуславливаемая распространением сигнала в линии порядка 0.5нс на 3-5 см, округлим до 1нс.
Получаем задержку в 5 наносекунд. Нормально-достижимое время регистр-логика-пин порядка 10нс. (1/80МГц)-10нс=2,5нс (надо 5). Добавляем дополнительную ступень конвейера, в этом случае время регистр-пин, около 2 нс. Времени остается вагон. В случае с двухслойкой (примерно раза в три увеличивается номинал согласующего резистора) все вписывается в притык, не очень ГУД.

Плавно переходя в п.3.
Когда запас все таки не достаточный, тогда надо чесать репу. Ставить резисторы паралельно каждой нагрузке или экспериментировать с буфером (на нем задержка кстати тоже не меньше 2нс будет).

<Altera одна и таже, т.е. выходной буфер один и тотже - откуда увеличение мощности при переходе с 6ИМС на одну?>
Надо определиться, одно дело, часть шины посадить на буфер, а остальную оставить как есть. Другое, заменить буфера Altera на более мощные. Если первое, согласен, если второе, получим предидущепостовые последствия.

<по уму буфер должен быть на супрессорах, а не на резисторах - но это по возможностям каждого>
По уму, выходное импеданс буфера, должен иметь импеданс линии, тогда и согласовывать, вероятнее всего, не прийдется.

<А земля должна быть в любом случае мощной - камень упавший в море и в ручей вызывает разный эффект.>
А Вы попробуйте поиграться с Speed2000. Тогда Вам скорее всего и "ужасных" размеров земляной полигон четырехслойки покажется не больше тарелки.

Старался по деликатнее, но тон какой то все равно вызывающий, извините.

Тон нормальный, на Speed2000 не пробовал, пробовал измерять ЭМИ. Поэтому ответы из практики. С 6 ОЗУ - промазал, то было на моих платах. Ваш ответ до завтра переварю. Если есть желание посмотрите вложение -примерно в тему.

Сегодня еще раз перечитал нашу полемику.
Действительно Ваши расчеты приблизительно соответстуют действительности и на основе их можно принять какое-то решение (мы рассматривали какой-то виртуальный проект ). На самом деле исходными данными у нас были только характеристики CYCLONE (Сin=4pF, Cout=8pF) и характеристики RAM (Cin=6pF, Cout=8pF). Организация ОЗУ в проекте инициатора темы при этом осталась за кадром. Мы рассматривали (во всяком случае я) один адрес и учетверенные данные, но возможно необходимо было рассматривать увеличение емкости по адресу, т.е. еще и данные объединены? И на каких ОЗУ предполагается строить схему? Ведь существует вероятность, что заменить 4 SRAM на одну невозможно по причине отсутствия оной в природе.

По полигону земли могу сказать: если один слой выделен под землю и правильно выбраны конденсаторы способные гасить всплески по всем возникающим частотам (например группами 1000 пФ, 10нФ и 100 нФ), то поблем обычно нет.
Подобную задачу я бы старался выполнить на одной RAM. Места занимает меньше, дешевле, более простая трассировка. Спинным мозгом чувствую с четырьмя ОЗУ будут проблемы.

Надеюсь после изготовления образца CPL опишет результат (интересно какой путь он выберет)

Итак, для начала поправлюсь.
<увеличении мощьности выходного буфера - увеличение скорости нарастания фронта>
Это утверждение не верно в общем случае, просто для Spartan2 это справедливо, вот я и "рубанул".

В своих предидущих выкладках, забыл про задержку, вносимую выходным буфером (опять же, для Spartan2 она примерно от 0.5 до 4нс, в зависимости от выбранного тока), которую надо соответственно приплюсовывать.

Теперь по поводу прикрепленного текста.
Хочу подметить, что так "идеально" согласовывать, в наше время (когда появились довольно "умные" SI анализаторы) может уже и не так актуально. Раньше, разработчики старались максимально уменьшить возможное количество "отражающих" мест в линии. В настоящее время можно согласовать очень грубо и при этом результат будет схожий. Отсюда и мои утверждения о согласовании только выходного буфера. За все время общения с HyperLynx, я ни разу не заметил, чтоб его TerminateWizard мне предложил другой способ согласования, напротив, мои попытки исключить этот резистор и поставить согласующий резистор на нагрузке, приводили к худшей интерференционной картине на входном пине А вот если к согласованию выходного буфера добавить и согласование конца линии (входной пин), то уровень overshot падал в процентном соотношении меньше, чем просто при переходе не согласован - согласован вых. буфер. Я количественно не оценивал, но думаю это из-за статистически большего отклонения импеданса выходного буфера (до десятка Ом) от импеданса линии (десятки Ом), и соответственно импеданса нагрузки (десятки Ом) от импеданса линии.

Теперь по поводу первоначальной темы.
У меня был случай с тремя паралельными SRAM, правда работал только с одной, особых сложностей не заметил. Оаботает на 60МГц, никакого согласования, SI анализ даже смотреть страшно

< если один слой выделен под землю и правильно выбраны конденсаторы способные гасить всплески по всем возникающим частотам (например группами 1000 пФ, 10нФ и 100 нФ), >
Практически, даже одних 100нФ, уже достаточно бывает. Хотите прикол, на многих наших платах стоят Spartan2-200 PQ208, работающие от 30 до 120 МГц, и они блокируются "советскими" К10-17 (6х5х7мм)

Забыл сразу подметить интересный момент в прилагаемой Вами "переписке".
В идеале при раздвоении линии надо ставить звезду из резисторов R=Z/3. Там этого нет, зато подмечается, время пробега по "T" отростку не более 1/10 нарастания напряжения.

Этот проект расматривался как плата записи с DVI изображения
в память для последующей обработки, требовалось записать цвета
RGB, после последних обсуждений с начальством
развел более универсальную плату: каждая микросхема стоит отдельно без обьединений между собой, соглосование выбрал последовательные резисторы
на все входы выходы, плата 4 слоя все подключения в верхнем слое,
Cyclone TQFP-240 память sram k6r4016 с трудом влез в корпус по выводам,
да и переходные здоровые.
Напишу как начну собирать.

[quote=3.14,Jan 24 2005, 21:45]
Если быть точным, то четыре SRAM, насколько понимаю в паралель.
Считаем.
Паразитная емкость пина корпуса PQ208 ~0.7пф, паразитная емкость Spartan2 входного буфера ~6.5пФ, примерно такие же знаячения будут и для SRAM. Округлим до 10пФ. Как правило, величина согласующего (последовательного) резистора (на четырехслойках) порядка 50Ом. Итого, задержка обуславливаемая RC порядка 4 нс. Задержка обуславливаемая распространением сигнала в линии порядка 0.5нс на 3-5 см, округлим до 1нс.
Получаем задержку в 5 наносекунд. Нормально-достижимое время регистр-логика-пин порядка 10нс. (1/80МГц)-10нс=2,5нс (надо 5). Добавляем дополнительную ступень конвейера, в этом случае время регистр-пин, около 2 нс. Времени остается вагон. В случае с двухслойкой (примерно раза в три увеличивается номинал согласующего резистора) все вписывается в притык, не очень ГУД.

Добрый день 3.14
я не совсем понял откуда у вас получилась задержка порядка 4 нс. Ведь t=R*C, следовательно для 4нс при R=50 Om необходимо иметь С=80пф. т. е. суммарная паразитная емкость 80пф. Откуда появилась такая цифра для паразитной емкости 80пф, проясните пожалуйста.

Почему именно цифру порядка 10нс вы приняли для нормально-достижимого времени регистр-логика-пин?
Спасибо.

<Откуда появилась такая цифра для паразитной емкости 80пф, проясните пожалуйста. >
Я считал так (извиняюсь что сразу не указал): Туст(RC*2)=R(50)*C(10нФ*4)*2.

<Почему именно цифру порядка 10нс вы приняли для нормально-достижимого времени регистр-логика-пин?>
У Spartan2, при размещении регистра в IOB, DRIVE=24ma, задержка регистр - пин около 4 нс. Если добавить пару слоев комбинаторки или выход сделать с третьим состоянием, тогда набежит.
Я , одно время, сдорово пободался с периодом (вернее с OFFSET) в 8.3 нс.

Добрый день!
3.14 а зачем вы задержку t=R*C умножаете на 2? Формула вроде бы этого не предлагает, или есть другие причины?
Спасибо.

Для LVTTL, верхняя граница метастабильной зоны = 2В, т.е 0.6*U.
Время нарастания на RC цепи в 2*RC, амплитуда устанавливается в 0.6*U.
Ну а если считать "идеалистично", считая необходимый порог в 0.9, тогда надо время в 10*RC

Доброго времени суток!

Есть еще вопрос такого плана. У Xilinx есть описание референс дизайна с SDR SDRAM на XCV300. Там они предлагают использовать два корпуса SDR SDRAM, поставить их не далее, чем два инча от корпуса микросхемы. После этого заявляют о том, что при таких растояниях терминировать линию клоков нет необходимости. Линию клоков разводят буквой Т. Шину адресов делают общей на оба девайса, данные заходят на каждую микросхему отдельно. А теперь главный ВОПРОС: зачем они терминируют шины адреса и данных резисторами по 33Ома, если перед этим говорили, что клоки терминировать не надо? Данный казус обнаружен в XAPP134.pdf на www.xilinx.com.

Просто на данный день возникла задача подключить к FPGA 32MB SDR SDRAM памяти. Были предприняты попытки поиска всей доступной информации по предмету, однако все найденное было сильно противоречиво друг другу. В нескольких пунктах все сходятся:

- терминировать надо и лучшая схема терминации - series termination, но тогда не понятно как терминировать двунаправленную шину данных?
- разводиться лучше по внешнему слою, а под шину подкладывать слой земли полигоном или питание. Ну с этим более менее понятно - если проложить полигон, то уменьшается импеданс дорожки, но для того, чтобы довести его до приемлемого уровня в 50-100 омм, дорожку надо сделать просто безобразно толстой - более 12-15 милл, а где взять столько места
- трассы управления надо ложить подальше от шинн данных м адресов, но опять же - где найти столько места (

Пытался поиграться с этими вещами в HyperLynx, однако не нашел как сделать двунаправленный драйвер для шины данных.

Такая вот не очень веселая история получается.

А может кто-то знает где можно почерпнуть необходимые знания по вопросам высокочастотных линий и способам их терминирования? В институте глубоко в эту сторону мы не копали и полученных знаний просто не хватает.

С уважением,
Владимир Миргородский

Вы по конфе полазайте, особенно в разделе про печатные платы, там и ссылки на книги, да и саму эту тему жуем постоянно.

Ага, поползал я по конфе про печатные платы, нашел всего пару нитей о памяти и подключении ее к высокоскоростным интерфейсам, однако ответов на волнующие меня вопросы там нет Или может быть я не там искал :-\ Если не сложно, подскажите, где на форуме обсуждают целостность сигналов, вопросы правильной терминации и т.п. Просто моего образования мне не хватает, понять "Черную магию" пока тоже не могу - вопросов возникает больше, чем находится ответов Результаты работы HyperLynx тоже плохо совпадают с реальной жизнью - он говорит что нужен series termination резистор номинала 80 Омм, а производитель говорит что поставьте 34 и будет вам хорошо, в то же время 34 Ома дают картинку мало чем отличающуюся от несогласованной линии. Да и двунаправленные драйвера там моделлировать тоже не получается.

Вообще этот вопрос многогранен и затрагивает много параметров.
Если можешь читать English, то зайди по ссылке http://www.sigcon.com/pubsAlpha.htm
там есть много рекомендаций и расчетов по высокоскоростным дизайнам, помоему ты там найдешь много ответов на твои вопросы.