Процесс 0.35

1) Опорный ток хочу в районе 200-300 нА. На сколько точно можно доверять симуляции в части утечек? Ну естественно в среднем, в fitting curves этот диапазон токов плохо виден , фаб говорит - х.з., по кривым, что со спайсами идут, вроде субпороговая область хорошо выглядит, если экстраполировать, но все что меньше микроампера видно крайне плохо. Т.е. конечно шаттл будет, но хочется примерно оценить, что ожидать. Симуляция показывает очень красивые картинки, но по законам мэрфи что-то все равно должно быть не так.

2) Выбор отношения W для P/N - нет ли теоретически каких нибудь подводных камней...

Модели в субпороговой области не очень точны, просто уже из-за неточности BSIM3 в этой области. Поэтому все зависит от прецизионности схемы. Если схема не прецизионная, то можно работать в субпороге, но если требуется прецизионность, то лучше туда не заходить. Кроме того, mismatch у токовых зеркал хуже в субпороговой области, поэтому для зеркалирования опорных токов это плохой режим. Еще одна штука - нельзя вводить\выводить наноамперные токи через IO, потому что IO сами имеют утечки до сотни нА.

Что в данном случае подразумевается под прецизионностью? Каков порог между прецизионной и не прецизионной схемой? Ну т.е. к примеру смещение у опера в 10mV? в 1mV?

Токовые зеркала я делаю все поголовно каскодными, симуляция как всегда сообщает что все в ажуре

Конечно прецизионность - понятие размытое. При смещении 10 мВ можно рискнуть работать в субпороге, при 1 мВ я бы не рискнул. А насчет токовых зеркал - каскод вовсе не гарантирует точности согласования токов , а только дает высокое вых. сопротивление. И кстати вых сопротивление в субпороге очень неточно моделируется, поэтому полагаться на точность симуляции усиления или вых. импеданса нельзя, там могут быть огромные ошибки.

Мне почему-то казалось, что и токи должны быть лучше согласованы, так как все таки токозадающий полевик живет при постоянном Vgs. Что увеличивая выходное сопротивление уменьшает разброс токов, произрастающий из разброса напряжения на зеркале. Я конечно понимаю, что на разброс токов в результате технологических разбросов это не повлияет.



А вот это плохо... Очень плохо. Попробую фабу тут вопросик задать. А хоть оценочно - ошибки имеют какой порядок?

Можете меня пинать, но мне знакомы такие цифры для 0.24мкм техпроцессов:
при токах 10 нА погрешность при изготовлении порядка 200%

Очень влияет чистота межслойного окисла (даже не параметры модели транзистора!!!).

Знакомый дизайнер, плотно "сидевший" на 0.24 откомментировал как-то так "транзисторы ну очень сильно текут....". Понятно, что это не критерий, но ощущение дизайнера.....

ИМХО, в диапазон десятков нА не стоит ходить вообще - никто ничего точно не знает. Модели это описывают "из рук вон". Даже самые-самые.

А, вообще, откуда такая "скупость"? Даже ток саморазряда самых лучших батареек порядка единиц микроампер.

Ну да, я просто неточно выразился. Ошибка тогласования токов состоит из двух частей - transistor mismatch и (разброс напряжения на зеркале / выходное сопротивление ). У каскода по сравн. с простым зеркалом вторая часть меньше, но первая - та же самая.




В принципе диапазон нА и субпорог - две разные вещи. Можно зайти в субпорог и при миакроамперных токах. Но в диапазоне десятков нА к погрешностям субпорогового режима добавляются еще и утечки, а это уже совсем плохо моделируется.

Оттуда, что этот ток (я кстати про десятки не говорил, 200-300 нА) течет в каждом полевике каждого аналогового блока, а то и помноженный на N, в результате на таких опорных токах потребление в покое элементарного опера получается под 5 мка. А таких оперов (еще компараторов, еще кой-чего) далеко не один. В одном импульсном стабилизаторе с супервизором их 7 штук - это уже 35 мка, плюс 3 мка бандгапа - это 38. Еще пришлось от токовых зеркал запитать логику в генераторе пилы, чтобы пилила и не жрала... А еще сколько их, кусков аналоговых, ужос! И все ток сожрать норовят!



Да симуляция показала - что при 200-300 нА токозадающие транзюки токовых зеркал в субпороге. А уж остальное - там кто в суб, кто не в суб, это второй вопрос

Да, насчет 10нА я погорячился.
200-300 нА - вполне обычный ток для малопотребляющих схем.
Но, внесу свою небольшую лепту:

- При таких токах требование применять только кольцевые транзисторы становится крайне жизненным. Осибенно для субмикронных размеров.
Дело в том, что основная течь происходит как раз на границах истока-стока под затвором. Против нее обычно борятся , делая удлиннение затвора за границу исток - сток примерно на длину канала. Однако, течь остается все-равно. Течет по периметру этого "аппендикса". Модели транзисторов никак это не учитывают. Кольцевые транзисторы полностью лишены этого недостатка.

- Токовые зеркала использовать только с улучшенными параметрами. Один из примеров прикрепил. По опыту, если сравнивать качество зеркальности токов с обычной схемой порог - затвор, то это "небо и земля".

zzzzzzzz, большое спасибо за информацию. Однако... Теперь новые вопросы:

Я везде использую каскодные зеркала, где W/L равны и у токозадающего, и у "напряго-стабилизирующего" частей каскода. А смещение для "напряго-стабилизирующей" части формируется отдельно, в блоке генератора смещений, одно на всех. Примерно как "3-23" оттуда, но только с равенством W/L у M2, M3, M4, M5. При этом выходное сопротивление по результатам симуляции меня более чем устраивает. Есть ли реальный смысл делать схему с резистором, с учетом того, что при моих токах резистор будет не маленьким?

Граница стока/истока под затвором это что и где именно? Немного непонял. Она же проходит под всем затвором...Имеется в виду p-n переход, который оказался непосредственно под затвором (пересечение края активной области с поликремнием)? Кольцевой, конечно хорошо, но у меня нельзя делать контакт к поли над AA, по дизайн рулам не пройдет, а если сделать отвод от кольца в сторону... то LVS может меня не правильно понять... В общем буду думать.

Интересно, не знал. Это наверно утечка в под толстым оксидом в channel stop implants, т.е. там где сток и исток импланты залезают в область channel stop implants?

А насчет кольцевых транзисторов - в стандартных процессах это не так просто, к ним же нужны модели, pcells, LVS/DRC rules.

Да, на словах немного трудновато.

Это там, где кончается исток или сток и начинается ЛОКОС. Здесь на него вылезает немного затвор. В стойких топологиях ЛОКОС отодвигают от границы истоков -стоков. То есть появляется нелигированная "щель" между истоком-стоком и ЛОКОСОМ. Вернее, в ней остается примесь подложки или кармана соответственно. Можно попробовать "приручить" DRC к такой конструкции.
Однако, чтобы значительно снизить утечку, аппендикс затвора должен быть относительно большой. Так вот, эффективность использования ширины канала при этом становиться низкой, порядка 50%. И в этом случае кольцевой транзистор лучше (у него более 90%). Хотя емкость затвора при этом несколько выше - нельзя сделать кольцевой менее определенного размера W.
Если не понятно объяснил, - поищите места под затвором, где начинается локальный окисел. ЛОКОС - "источник" дополнительного положительного заряда. При спецвоздействиях (и не только) он вообще может сам работать как затвор!

Контакт к поли у кольцевого транзистора делается, конечно, отводом поли на ЛОКОС-островок. Да, экстракция при этом дает немного завышенные значения ширины и длины канала. Так как требуется зазор между краем кольца и началом островка. Но это единицы процентов.
Модели кольцевых транзисторов - абсолютно те же, за исключением параметра WD=0
Кольцевые транзисторы - это не просто, а очень просто....

Насчет токовых зеркал - конечно, не обязательно использовать схемы с резисторами. Схема типа два последовательных пороговых включения с отводами от каждого на соответствующий затвор последовательной пары транзисторов уже дает результат на порядок лучше, чем примитивное зеркало. Надо, правда, следить за диапазоном напряжений - позволительно ли использовать двухпороговые схемы... Каскодная схема хороша и без резисторов тоже. Ну и у нее есть прекрасная точка между транзисторами, куда можно заводить ток с плеча дифкаскада....

А с чего бы ей сильнее течь? Ну то есть вроде это же тот-же p-n переход, что и под высоколегированными областями стока и истока.

А что делать с "левым" полевиком, канал которого есть область под этим отводом в сторону, при том что сток и исток соединены, и есть исток основного транзюка. Мне кажется LVSу этот дивайс не понравицца. Или я недопонял структуру этого транзюка - и он не совсем кольцевой, а активная область "выгрызена"? (см. прикрепленную картинку - верхний полевик имеет откровенный "левый" девайс, а нижний его не имеет, ну или почти не имеет) - какой правильный?


А также вкатывать туды сигнал коррекции опера через кондер. Понятно, я их, каскодных, и юзаю. У меня в 0.35 уже некаскодных приемлемых зеркал не сделать вообще.





Ну PCELL это пара часов возни, покрайней мере для Cosmos, докучи готовый PDK это скорее роскошь, чем правило... DRC оно и в Африке DRC, и кольцеобразность ему по барабану, а вот насчет LVS у меня большие сомнения...

Я тут недавно померил - ИО пад с громадными ЕСД транзисторами течет где-то в районе 20 нА при 75 градусах на быстром угле, а у ЕСД вообще сток\исток импланты во много раз длинее чем у нормальных транзюков. Так что у тразисторов разумных размеров утечка довольно мала, меньше нА, для статических схем это обычно не проблема. Проблема от утечек бывает в схемах Switch Cap, я сам на это один раз напоролся когда АЦП делал - заряд кондера порядка 1 пФ через стоковые импланты утекал почти на процент за 10 мкс на горячем\быстром угле (а это примерно нА тока), и симуляция этого не показывала, только при тесте обнаружил.

Люди, я никого ничего не заставляю же...
Утечка - личное дело каждого....
По этому вопросу люди диссеры пишут...
Сейчас у вас 20нА, а завтра может 200нА- заряд в локосе мигрировал, например, под затвор. И к тому же, есть большая разница, где это происходит - в ИО паде или в центроидном дифкаскаде (особенно у компаратора, на входах которого разные потенциалы постоянно присутствовали). А может потечь так, что вся схема развалится...

Идеальный вариант выглядит так, как на прикрепленном рисунке. Контакт к поли лежит на локос-островке. Никаких левых транзисторов не восстанавливается при экстракции (хотя, это зависит от правил, которые Вы используете, я восстанавливаю gate=active&poly&Nselect&NOT(LOX) например).
И еще (на рисунке тоже видно) немаловажно для высококачественных топологий - хорошо запитывайте подложку (или карман) - для динамики влияние сопротивления подложки очень важно.