Цитата(KostyanPro @ Oct 3 2007, 20:54)
Можно генерировать декодер непосредственно из самого ise. Для этого жмем new и выбираем ip cores. Настроив также как и из core generator декодер автоматически добавится в проект(добавляется файл xco).
В файле vho (для vhdl) или veo( для верилога) будет содержатся component и port map для включения его в ваше vhdl описание именно их надо ctrl+c и ctrl+v .
Сделал как вы посоветовали. Файл .xco добавился. Я хочу проверить только сам декодер - ничего в проект не добавляя. Вот такой текст программы:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity dec8b10b is
Port ( clk : in STD_LOGIC;
ce : in STD_LOGIC;
din : in STD_LOGIC_VECTOR (9 downto 0);
sinit : in STD_LOGIC;
dout : in STD_LOGIC_VECTOR (7 downto 0);
kout : in STD_LOGIC);
end dec8b10b;
architecture Behavioral of dec8b10b is
component mydec8b10b
port (
clk: IN std_logic;
din: IN std_logic_VECTOR(9 downto 0);
dout: OUT std_logic_VECTOR(7 downto 0);
kout: OUT std_logic;
ce: IN std_logic;
sinit: IN std_logic);
end component;
begin
My : mydec8b10b
port map (
clk => clk,
din => din,
dout => dout,
kout => kout,
ce => ce,
sinit => sinit);
end Behavioral;
При синтезе выдается ошибка:
Parameter dout of mode in can not be associated with a formal port of mode out.
Parameter kout of mode in can not be associated with a formal port of mode out.
Подскажите в чем дело? (Я новичек так что если можно то объясните поподробнее
)
Заранее благодарю.
Синтез корки из Core Generator, как синтезировать корку полученную в Core Generator
Oct 3 2007, 16:31
