Здравтствуйте.
У меня такой вопрос.
Сгенерировал корку декодера 8В/10В в Core Generator.
В результате были сгенерированы следуюие файлы:
decoder810.cgp, mydec.edn, mydec_for.v, mydec.vhd, mydec.xco, mydec.vho.
Расскажите пожалуйста как эти файлы использовать.
Я пробовал моделировать файл mydec.vhd в ModelSim. Все работает, но я так понимаю это только функциональное моделирование.
А как синтезировать этот декодер в WebPack8.1? И провести временное моделирование?

Можно генерировать декодер непосредственно из самого ise. Для этого жмем new и выбираем ip cores. Настроив также как и из core generator декодер автоматически добавится в проект(добавляется файл xco).
В файле vho (для vhdl) или veo( для верилога) будет содержатся component и port map для включения его в ваше vhdl описание именно их надо ctrl+c и ctrl+v .

Сделал как вы посоветовали. Файл .xco добавился. Я хочу проверить только сам декодер - ничего в проект не добавляя. Вот такой текст программы:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity dec8b10b is
Port ( clk : in STD_LOGIC;
ce : in STD_LOGIC;
din : in STD_LOGIC_VECTOR (9 downto 0);
sinit : in STD_LOGIC;
dout : in STD_LOGIC_VECTOR (7 downto 0);
kout : in STD_LOGIC);
end dec8b10b;
architecture Behavioral of dec8b10b is
component mydec8b10b
port (
clk: IN std_logic;
din: IN std_logic_VECTOR(9 downto 0);
dout: OUT std_logic_VECTOR(7 downto 0);
kout: OUT std_logic;
ce: IN std_logic;
sinit: IN std_logic);
end component;
begin
My : mydec8b10b
port map (
clk => clk,
din => din,
dout => dout,
kout => kout,
ce => ce,
sinit => sinit);
end Behavioral;
При синтезе выдается ошибка:
Parameter dout of mode in can not be associated with a formal port of mode out.
Parameter kout of mode in can not be associated with a formal port of mode out.
Подскажите в чем дело? (Я новичек так что если можно то объясните поподробнее)
Заранее благодарю.

Ну так что же Вы пишете в entity
dout и kout как in , когда как в component они out

Сори
Лоханулся так лоханулся.

В отчете о синтезе выводится такое сообщение:
Unknown property "fpga_dont_touch".
В отчете о трансляции такие:
Attribute "LOC" on "clk" is on the wrong type of object.
Please see the Constraints Guide for more information on this attribute. И так по всем сигналам.
Запускаю ModelSim все входные сигналы есть - выходные не идентифицируются. При загрузке выводится сообщение:
# ** Failure: Simulation successful (not a failure). No problems detected.
# Time: 1020 ns Iteration: 0 Process: /dec_test/line__81 File: dec_test.vhw
А в отчете MAP:
Logical network kout has no load.
The above warning message base_net_load_rule is repeated 8
more times for the following (max. 5 shown):
dout<7>,
dout<6>,
dout<5>,
dout<4>,
dout<3>
Подскажите что это такое и как с ним бороться?

Со всем разобрался - тему можно закрыть. Всем Спасибо.