XVR, спасибо вам за помощь!


1) Параллельный интерфейс 8бит к CY7C68013 (8 должно хватить по скорости, а ноги нужны свободные у МП)
FD[0-7]
IFCLK
SLOE (SLCS я не видал, есть CS, но это к памяти. А SLOE надо отдельно)
SLRD
SLWR
PKTEND
FIFOADDR[0-1]

2) Последовательный интерфейс (2 шт)
clk
dat[0-3] (что значит 0-3 ?)

strobe (есть. период = 8 БАЙТ если в слове 32 бита, либо 4БАЙТА, если в слове 16бит)

3) Управление
pkt_switch (не понял )

А как можно ОДНОВРЕМЕННО? Этаж невозможно...
Потоки-то льются одновременно, а FIFO на что? Как раз для разделения по времени.

Да, сложно получается. Я тут попробовал сделать на логике - получилось, но для одинаковых частот.
2 регистра сдвига, с промежуточными регистрами, счетчик и по мелочи: и, или, инверторы...
Я думаю если хорошо подумать, то для кратных тоже можно сделать.
А для разных частот, я пока даже не представляю что делать...

4х битный serial
Это как?

А какая разница как передавать? Пихаем в буфер, а USB контроллер сам пусть разбирается

Нарезка на USB пакеты. Насколько я понял CY работает так:
1) Данные заливаются в FIFO CY
2) Выставляется PKTEND, текущее FIFO начинает выливаться в USB
3) Переключаемся на другое FIFO

2 FIFO в FPGA + арбитер, выливающий данные из непустых FIFO в CY по очереди

Это последовательно/паралельный интерфейс - последовательно по 4 бита за раз.

Боюсь, что не разберется. Похоже им надо управлять

Что касается FPGA то подойдет практически любая из младшего семейства, например Spartan2 (E) или Spartan3 (E) от Xilinx (у Alter'ы не знаю - не работал)

SLCS# там таки появился. Но его можно всегда на select

Да, но есть еще авто режим, когда пакет отправляется, набрав X байт.
В моем случае это удобнее, т.к. пакеты постоянной длинны.
Соотв-но PKTEND не нужен.

А если скорости в несколько раз (до 4х) отличаются? Там ничего не зашкалит?

Не, это не пойдет однозначно. Либо 4 канала. Либо 1 на скорости в 4 раза выше.

Ткните меня в даташит пожалуйста (параграф). Что-то не вижу чем надо управлять...

А насколько это дорого? По сравнению с теми же CPLDхами?

Главное что бы скорость приема/передачи в CY была больше, чем у последовательных интерфейсов

А как надо биты из этих 4х каналов складавать в выходные байты в CY?

Кстати, а что делать с исчерпанием/переполнением FIFO в CY?

Ну, переполнения не должно быть - ибо авто отправка =) Надо только Х с умом выбрать.
Это надо для ручной отправки при помощи пакетенда, чтобы знать,что буфер уже забит.
А пустой - буфер - значит читать больше нечего

А что делать для канала USB -> Serial если FIFO в CY пустое? Что передавать?

Да и с одним каналом на 50 МГц скорее всего получится, хотя потребуется указать тайминги фитеру.

Ничего.
USB должен успевать подсовывать данные.

Можно подробнее - ничего не понял

Ну в общем, если это все устраивает, то берешь ISE WebPack (если Xilinx) или что там у Alter'ы, пишешь схему в Verilog'е, разводишь и заливаешь через CY (ноги для заливки придется предусмотреть)

А насколько это геморно будет? Ну, по объему, примерно.
Я тут видел конвертер SPI-I2C, шибко много кода.

Предусмотреть надо в CY? И сколько?

Значит на FPGA полюбому лучше?

Еще вопросец:
Есть разница на чем писать: AHDL/VHDL/Verilog? Что лучше начать изучать?

А что вы скажите по поводу графики? (ну, элементы там всякие клепать)

А можно прописать логику, а ПЛИС выбрать потом, по потребностям того, что получилось?

Verilog, однозначно

Забыть, как страшный сон. Объемы современных схем таковы, что в графическом виде они займут не одну пачку бумаги

Ну вот например, как сделать грубо говоря, видеоплату? Интересен сам подход. Т.е. в моем девайсе есть два SRAMа по 1Мбайт каждый. Есть видеоцап (ADV7123), в альтере сидит загружаемая таблица - палитра. И того имеем 256 цветов из палитры 2^24. Надо разворачивать видеобуфер сквозь эту таблицу в ЦАП, причем SRAM читаем с интерливом (т.к. они 10 нс, а максимальная частота на выходе - 200МГц). А еще надо уметь в SRAM записывать, желательно во время чтения. А еще там болтается SPI DataFlash на 1Мбайт, из которой надо уметь вытащить данные, разжать из RLE и сунуть в SRAM. Да, а тактируется это все от PLL, которая умеет давать частоты от 2 до 200МГц с шагом 1 КГц, снаружи только ГУН. Ну и само собой, должны быть счетчики синхронизации. Вот примерно такой девайс. Добавлю, что он у меня сейчас стоит на столе, а справа стоит монитор, на котором светится картинка, формируемая этим девайсом 100% схемного ввода... Тактовая сейчас 135, разрешение 1280*1024@75Hz (больше LCD монитор не тянет), работает превосходно (после долгих мучений), распаковывает картинку за 0.12 секунды, правда с монопольным доступом к SRAM во время записи.

А что бы мне тут дал верилог??

Видал я тут:

И как вам такое?