Вы как всегда правы
I2S или LeftJustified
Но есть желание поддержки TDM (это когда до 4х устройств висит на одной шине, и посылки разделены по времени. скорость соотв. выше)

Буду признателен за помощь. Я в плис еще ЧАЙНЕГ... ( эмалированный )

PS Verilog тут глянул - прикольная тема! Мне, как Си программисту очень близко

Verilog соотносится с VHDL примерно как C с ADA. Еще можно взглянуть на одинаковые тестовые проекты, сделанные в Verilog и VHDL, посчитать строки кода и прикинуть, что проще изучить

Например, примеры конструкций, синтезируемых в примитивы (Xilinx, XST) занимают

Verilog - 2200 строк

VHDL - 2800 строк

Так что для изучения с нуля и последующего использования Verilog явно предпочтительней (хотя рекомендуется знать оба)

Нашел I2S Interface core.
Но он на VHDL, а я уж взялся за Verilog, и даж продвинулся неплохо... Не хочу пока голову забивать!
Что-то слышал про конвертеры...
Да, там еще шина паралл. хз какя.
Так что вопрос актуален пока!

Собственно I2S Interface состоит из сдвигового регистра Для стыковки с CY понадобится еще куча всего, так что сам по себе он практически бесполезен.

Что касается использования готовых VHDL корок в проекте на Verilog'е, то это вполне возможно - практически все синтезаторы и системы моделирования допускают смесь этих языков. Только это вряд ли оправдано для I2S Interface core

Это понятно
Но не все так просто там. Там уже есть FIFO, и LRCK сам разбирает.

FIFO лучше взять от производителя FPGA - оно будет оптимизированно на данный конкретный кристал.

Смотрю тут сорец один:

И что-то никак не врубаю - как эта хрень работать будет?
Заявленно, что clk=16.9344 MHz и что получится bck=1.4112 MHz (делим на 12)
Я что-то не верю! И вообще, как-то через Ж... сделано.

bclk не инитится. оно 0 будет?

Понимаю так: (clk сначала остановлен)
0 0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 :clk
0 0 0 0 1 1 2 2 3 3 4 4 5 5 6 6 7 7 0 0 1 1 2 2 3 3 4 4 5 5 6 6 7 7 0 0 :fd
0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0:bclk

Получается, что делится на 8

Честно говоря не очень ясно еще: при fd==7, в него одновременно пихается 0 и 8 (fd+1)
fd<=fd+1 и if(fd==7) fd<=0 выполняются параллельно или последовательно? <= неблок. - значит вроде паралл.

может так?
fd установится в 7, и сразу сбросится в 0
0 0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 clk
0 0 0 0 1 1 2 2 3 3 4 4 5 5 6 6 0 0 1 1 2 2 3 3 4 4 5 5 6 6 0 0 fd
0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 bclk
тогда делится на 7...

Сообщение отредактировал MAXvaLL - Feb 1 2008, 15:05

И правильно - будет делить на 7, и то не факт



Это точно


Оно будет X до первого присваивания. В реальной железке будет чем то, неизвестно чем (скорее всего 0)


Параллельно. Симулятор имеет право обругаться.


Автор предполагал именно так, но более правильно было бы записать


Сообщение отредактировал XVR - Feb 1 2008, 15:34

Тогда автар дурак!
Ладно бы на 6, но причем тут 7, если надо на 12?!
Причем типо устройство и типа работает.

Железно

Тут при реализации вопрос возник:
параллельная шина у нас двунаправленная.
А я не пойму, как это описать на верилоге?
Создать 2 шины input и output и физически конектить к одним пинам?
Или ода шина может быть i/o? И как это описать?

Поставить физический элемент I/O буфера c 3мя состояниями. У него наружу (на выводы FPGA) идет сигнал типа inout, а внутрь (к схеме) - 2 разделенных сигнала на ввод и вывод.

Для Xilinx это IOBUF, порты:

IO - двунаправленная внешняя шина
I - Вход
O - Выход
T - Разрешение передачи (лог. 0)

Сообщение отредактировал XVR - Feb 3 2008, 16:00

Это библиотечный элемент?
А описать его включение на верилоге можно? Или только в редакторе производителя?

Да
Да

Понял. Спасибо!