Подскажите, пожалуйста, в чем я ошибся, ситуация следующая:

Создал проект в DxDesigner-e, нарисовал схему. Скомпилировал и упаковал ее. Перешел в Expedition. Разместил там все компоненты. А теперь главное: при переходе указал шаблон топологии для 4-слойной платы, но затем, уже в Expedition в меню Setup->Setup parameters->General в поле Number of physical layers вместо 4 поставил 2 т.к. мне нужна плата двухслойная. И теперь при открытии проекта заново и прямой аннотации появляются ошибки:

"Failed to import constrait data from CES"
"Unable to load design (имя) the netclass file is missing - it has the "ncl" extension"
"An error occured during reload. We will ow attempt to restore the design from the most recently saved data. Any changes you made since your last save will be lost"

А потом при попытке сохраниться:

"Constraint synchronization failed. Constraints have not been updated in DxDesigner"

Какой релиз?
Если 2005, то возможно надо пересоздать CES.

Да, 2005. А как это сделать? Т.е. процедура добавления/удаления слоев была правильная?

Процедура правильная, но в 2005 было несколько баз CES и поэтому возникали проблемы синхронизации между ними.
Порядок в принципе таков.
- после измениения слоев в Exp. открываем CES и смотрим произошли ли изменения, если нет то правим.
- сохраняем CES, Exp, обратно аннотируем
- открываем CES в схеме и смотрим что там....

Не могли бы вы по-подробнее рассказать о том, на что надо смотреть в CES и что править, если надо

CES>Edit>Stackup - стек слоев в CES должен совпадать со стеком Exp.

Прикрепил картинки с изображением стека в Exp и в CES. Насколько я понял CES треует, чтобы был хотя бы 1 слой заливки - но у меня ведь плата двуслойная, выделять целый слой только под заливку как-то плохо...

1. Дав слою тип Plane - не означает что на нем нельзя трассировать (это вам не PCAD).
2. В CES уберите галочку Keep_Layers_in_sync и отредактируйте. Чтобы адекватно рассчитывался импеданс, обязательно нужен слой Plane (или Split\Mixed).
Например доп. слой на расстоянии 2,5 см от реальных, дает возможность считать импеданс и при этом его фактически нет.
3. Если импеданс не важен, то оставьте все слои сигнальными (просто SE будет ругаться и все).

Прошу прощения, разбираюсь в exp пока плохо - не могли бы вы подробно объяснить, что именно я должен отредактировать, сейчас пока мне это остается неясным - как настроить CES и как быть с заливкой?

Такой вопрос чем можно нарисовать схему в Linux(средствами Mentor), чтобы потом разводить ее в ExpeditionPCB (Linux)?
Сильно не пинайте, только начал разбираться с этой системой.

DxDesigner например. Под линуксом все тоже самое, только нет смарт-утилит.

кто нибудь может рассказать необходимость реперных точек - что будет, если их не будет и почему нельзя использовать любую площадку в качестве этой точки

вот например пере до мной лежит плата

Xilinx ml403 на ней стоит десяток микросхем в том числе BGA xilinx virtex 4fx12 более 600 ног
нет ни обной реперной точки - более того рядом с микросхемами нет даже открытых via площадок - все типа тентед

как это понимать???

посмотрел на горелую ml-300 c virtex2pro - тоже мамое нет там никаких точек

Все зависит от производства. Последняя плата которую мы паяли, была без реперных знаков. Инженеры начали жаловаться что микросхемы они не могут нормально позиционировать на плату (они как раз цеплялись за КП место репера). Так что лучше уточните у производителя.

изготовитель платы может сам поставить реперные точки ВНЕ габаритов платы (на групповой заготовке), после монтажа групповой заготовки и разделения следов, естественно, не останется.

ключевое слово может