Уже изрядно припарило предупреждение, которое постоянно появляется при прямой аннотации в EPCB.

The following font(s) are not on this system. Text using the listed font(s) will be displayed with the Courier New font and will be saved with the Courier New font of the text is modified and the design is saved.

Gost type A.

В чем причина и как от нее избавиться?

так нет в системе шрифта такого, а где-нить в схеме или в компонентах он встречается, вот и и выскакивает предупреждение. Лови шрифт, ставь, и будет тебе счастье

Спасибо) Кинул шрифт винде туда, где и остальные ее шрифты, но сообщение появляться не перестало Может еще и к Ментору надо его как-то подключить?

так просто кидать не надо, надо устанавливать. Панель управления/Шрифты/Файл/Установить шрифт, указать на этот файлик и все.

Спасибо, все получилось!

Не получается перейти на другой слой диф парой. Что делать?

Для начала, хотелось бы понять как вы это делаете.

Так и не понял, в чем была проблема, но все восстановилось и работает. Но после аварийного выключения компьютера поменялись все цвета в проекте трассировки, хотя это не важно, все настроил назад. Единственное пугает, что когда-нибудь после такого аварийного выключения вообще все глюканет.
И еще: где можно почитать о выравнивании диффпар между собой. Так вроде все понятно, но в ручном режиме они не хотят выравниваться по команде Tune. В CES создал для них класс, присвоил каждой диффпаре свойство "1" в колонке Match и указал критическую длину 3 мм. Но в EPCB длина не выравнивается.

Решил проблему. Пришлось досканально копаться в хелпе. Но в этом случае, по моему мнению, ненужное и непонятное условие. Первое имя для группы должно быть только буквенное, а потом уже и буквенные и цифры. Но, тем не менее, в примерах в хелпе везде присутствует "1".

Инвертируются позицирнные обозначения при перебрасывании элементов на нижний слой. Как с этим бороться?

Так и должно быть, если неудобно, то при работе с обратной стороной платы включите Display_Control>General>Mirror_View плата "перевернется".

Незначительный вопрос.
Если провести диффпару не из точки А в точку В, а сначала из А, потом из В и где-нибудь посередине попытаться их соединить, то ментор просто отказывается их соединять. Так и должно быть?

Да, иногда не соединяются, если вы "где-нибудь посередине" не можете нормально совместить дифф пару, необходимо хотя бы примерное наложение одного куска трассы на уже разведенную. Иногда помогает удерживание ALT (для ручной трассировки).

Есть возможность Задавать правило для класса цепей, чтобы ширина проводников и зазор в диффпаре менялись в определенных областях, например, под микросхемой? Удобнее провести два проводника под BGA между соседними отверстиями фанаутов, а так провожу только один. Вариант проводить до микросхемы с одними правилами, а потом их на время изменить не очень впечатляет.

Rule Areas Вам помогут (exp_gd.pdf, Chapter 7)

Спасибо)
И еще, почему при выравнивании цепей разводчик не обращает внимания на уже разведенные цепи и тулит свои заново?

Получается, я напрасно мучался, думал как более рационально присоединить БЖАшку к разьему. Залочил даже края дорожек возле ПЛИС и возле разъема, которые хотел бы видеть в неизменном виде. А после тюнинга остались только торчащие "рожки" залоченых дорожек.

Из ваших сообщений, к сожалению, зачастую трудно понять, что было сделано (и как) и что нет. И что вы понимаете под tune
- выравнивание разведенной цепи (задумано разработчиками)
- или доразводка частично трассированной цепи с выравниванием (судя по реплике это ваше желание).
Так вот tune пока касается только удлинения\укорачивания полностью разведенной трассы, причем выравнивание будет происходить на всем протяжении где это возможно (т.е есть свободное место).
Существует некоторая техника формирования допустимых областей для tune. Нажмите для просмотра прикрепленного файла
В новой версии будет также полуавтоматический tune.Нажмите для просмотра прикрепленного файла

При выравнивании длин лучше не мешать автотрассировщику, он прекрасно справится и без вашей помощи, потом при желании можно немножко подправить руками, ведь для платы главное ее работоспособность, а потом уже идет красота

Группа цепей разведена полностью. Это группа диффпар. И по-моему, нет ничего полхого в том, что я хочу контролировать поведение цепи под микросхемой, ведь трассировка у меня ручная. Необходимо теперь всю эту группу согласовать по длинам, причем места для змеек предостаточно. Было бы хорошо задать разрешенную для удлинения рповодников облать на плате и чтобы трассировщик не выходил за нее или вариант оперирования с незалочеными участками цепей. Неужели это невозможно?

Ну так в первом видео и показан первый вариант (можно уже сейчас), а во втором второй, но только лочить уже будет не нужно.

Красота-то какая!!! (с)

На видео все так просто, а когда доходит до проекта...

Создал для Rule Area новую схему, в которой указал отличные от схемы Master ширину проводников, зазоры диффпар, тип падстека. При проведении дорожек в зону, ширина проводников и зазоры меняются, а вот падстеки ставятся такие же, как и в схеме Master. Расстояния между проводниками, отверстиями, контактными площадками в разных сочетаниях между собой тоже остается, как для схемы Master.

Значит не правильно задали. Все должно отслеживаться. Только что проверил.

Действительно была ошибка. Исправил, все работает.
Если цепи стоят вплотную друг к другу, то зажатые между соседними не набирают "змеек" для увеличения длины при согласовании. Это невозможно впринципе или есть какой-то инструмент?

Уже же ответил - змейка (tune) рисуется только там где есть свободное место. Отодвиньте соседей и змейка появится (но только если возможно достичь заданного вами ограничения выравнивания, в противном случае не появится)

Спасибо.
Вот только при передвижении соседних, они опять возвращаются сами назад и все цепи снова пытаются переразвести свои змейки. Наверное, надо их залочить...

Кто-нибудь знает, что значают три уголочка (+2.5V^^^) после названия цепи в EPCB?
И еще: Присоединяю несколько цепей через резисторы на 2,5В в схематике через шину, а в EPCB почему-то оба контакта резистора отображаются как 2.5V^^^ и даже на плисине вместо названия сигнала появляется 2.5V^^^. Что за шайтан?

Редактор ограничений CES группирует цепи, проходящие последовательно через пассивные элементы, чтобы средства моделирования могли с ними работать как с одной цепью, ну и не только для этого, например, можно выделить цепь, проходящюю через перемычки, с точки зрения схемы - разные цепи до и после перемычки, а с точки зрения PCB - одна. Раскрыв Вашу цепь (группу цепей в CES) +2.5V^^^ Вы увидете все цепи, входящие в эту группу.

Цепи с "^^^" в конце названия - это т.н. electrical nets. Они состоят из physical nets (это и есть цепи в схеме). Т.е. CES "объединяет" physical nets, которые соединены между собой резисторами (и, наверное, конденсаторами, диодами), и делает electrical nets. Нужно это, в первую очередь, для signal integrity и timing constraints. В CES такое "группирование" можно отключить (см. ces_user.pdf).

Опс, gray.k опередил

Спасибо)

Кто-нибудь пользовался выравниванием дифференциальных трасс? Ментор ведет себя непредсказуемо. Пытаюсь подвинуть трассу в нужное место, а он опять делает змейку где попало. Может есть какие-то приемы для работы с инструментом? Поделитесь, пожалуйста, опытом.

Почему же непредсказуемо, он пытается сделать змейку, там, где позволяет пространство. К сожалению пока так, в новом релизе добавлена функция, позволяющая задавать область, в которой будет выполнен Tune, ждать вроде бы уже недолго. Так что пока можно посоветовать только комбинировать с фиксацией проводников...

Ну я так и делал) Да!.. смотрел видео из нового релиза. Выглядит впечатляюще. Как думаете, когда его можно будет качнуть? Ну приблизительно. Вроде как о месяце шел разговор, но это для лицензированных пользователей. А брать лецензию пока что не имеет смысла, т.к. нужно сначала хорошо овладеть пакетом.


И еще вопрос:
Как-то ментор автоматически создал себе электрические цепь, увидев на схеме резисторы в проходе, а теперь непонятно, как сделать полноценную диффпару от ПЛИС до резисторов и потом до микросхем памяти. Причем одна цепь идет петлей сначала к дальней микросхеме памяти D4, потом к средней D3 и, наконец, к ближней D2 от ПЛИС D1. Как сделать отводы к микросхемам памяти и при этом проконтролировать все длины (D1-D4, D1-D3, D1-D2)?

Н-да и зачем я только видео выкладывал?
http://www.megratec.ru/download/163/168/

тема "Создание последовательности соединений в одной из цепей DDR, формирование пар выводов, задание ограничений по длинам и выравниванию длин. Создание шаблона ограничений по настройкам этой цепи и применение его к остальным подобным цепям. Задание переменной выравнивания для байта шины через запуск VBScript".

Большое спасибо) Не смотрел еще этот файл.

Сделал все по образу и подобию видео. Но вот только когда мы ведем проводники к дальней микросхеме и соединяем с ее пинами, ментор не дает вести дальнейшую линию из середины проведенной дорожки, а заставляет привязываться именно к пинам на дальней микросхеме (что в общем-то логично, т.к. мы указываем порядок проведения цепи D1-D4 D4-D3 D3-D2). Есть выход?

Добавьте виртуальные пины в точках разветвления.

Спасибо!

Если нужно добавить отверстие, всегда нужно явно указывать его тип и цепь? Нельзя просто щелкнуть по пину, например, и чтобы он подцепился к цепи этого пина? И есть ли какие-нибудь горячие клавиши для этого или всегда нужно лазить по меню?

1. Как правило на плате всего несколько отверстий, поэтому непонятно чего тут сложного - сразу в диалоге установить имя цепи.
2. Если отверстие принадлежит CELL, так в CELL EDITOR сразу его и подключите к пину - не надо будет потом ничего делать на плате.

1. Почему несколько отверстий? В процессе разводки часто нужно то добавлять, то удалять переходные отверстия. Было бы логично при добавлении отверстия присоединять ее к той цепи, которую оно прошивает либо сделать запрос, если оно попадает на несколько цепей одновременно. По-моему максимально логично. И не запрашивать тип отверстия, а прошивать последним из используемых типов. Это настолько частая при разводке операция, что очень странно отсутствие горячих клавиш или хотя бы иконки на панели задач.
2. Никогда не знаешь, понадобится ли данному паду отверстие при разводке. Поэтому, по-моему бессмысленно добавлять их в CELL. Плюс добавление отверстий к микросхеме занимает не так уж много времени в процессе разводки.

И еще вопрос:
Как передвинуть микросхему, оставив часть (или всю) разводки. Нужно подвинуть по координатам. Попробовал ввести новые координаты (буквально на 1мм подвинуть) пишет какую-то ошибку (вроде, конфликт какой-то или что-то в этом духе) и не передвигает естественно. Очень нужно сохранить разводку. Жалко потраченного времени. Подскажите, пожалуйста!

1. Когда же вы научитесь нормально излагать свои мысли. Отверстия бывают Монтажными и Переходными. По вашему вопросу я (как и многие другие наверняка) предполагал что он касается Монтажных, ибо и в мыслях не было, что кто-то может работать в обратной последовательности - нормальная это щелкнуть по пину, отвести от него дорожку, дважды щелкнуть в нужном месте и поставит переходное отверстие (обычно сокращенно называемое в "нашей среде" - ПЕРЕХОД). В этом случае не надо ничего дополнительно задавать.
2. То что вы называете отверстиями, принято называть FANOUT (фанаут или стрингер в старом PCAD). Фанауты создают в CELL для облегчения и ускорения трассировки на плате (в PDB прописывают несколько версий посадочного места с фанаутами и без). Фанауты на неиспользованных пинах автоматически исчезают на плате. Их также легко можно преобразовать на плате - это намного быстрее и легче чем то чем занимаетесь сейчас вы.
Если собираетесь и дальше делать все наоборот, то Route>Assign_Net_Name работает и в графическом режиме выбора - щелкаете на Via, на цепь или пин и Via начинает принадлежать этой цепи.
Чтобы добавить переход в существующий отрезок трассы, достаточно в режиме Plow щелкнуть в нужном месте трассы, для начала трассировки и далее добавить via, любым способом - например клавиша стрелка вниз\вверх, смена слоя в Display_Control ... . Via добавляется того типа какой разрешен для данной цепи (Net_Class).
3. Попробуйте отключить DRC и передвинуть, потом уберете ошибки.

Спасибо, попробую.
Столкнулся с еще одной немного неприятной особенностью. Когда перемещаем компонент, например кондер, на переходные отверстия и если эти отверстия попадают четко по центрам падов, то убрать этот компонент в случае зафиксированных Via уже не предсавляется возможным, а при разлочивании Via уже становятся как бы частью этого кондера и при перетаскивании создаются трассы. Не совсем удобно, хотя и не смертельно. Так и должно быть?

Наоборот трассы уже не создаются. Так по идее и должно быть. Т.к. при установке не в центр остается отрезок трассы, который при перемещении компонента может растягиваться и сжиматься, а при установке точно в центр отрезка больше нет.

1) Есть необходимость поставить переходные отверстия непосредственно на паде. Так вот на некоторых элементах отверстия ставятся, на других же нет (естественно имеются ввиду пады, принадлежащие к одной цепи). Почему так может происходить?
2) Можно ли для определенных компонентов установить определенную ширину проводников и зазоры? В это же время для других компонентов эти правила должны быть другими.

1. Editor_Control>Pad_Entry
2. Rule_Area вокруг нужных компонентов

1. Спасибо! Точно! Как я мог забыть это...
2. Здесь немного другая задача. Не на какой-то области нужно изменить ширину проводников, а для определенных участков цепей. Например для микросхем памяти я веду питание шириной 0,2мм, а для питальников эти же цепи 1мм. В Clearences мы задаем некоторый диапазон ширин трасс, так вот можно ли при разводке задать ментору умолчание для трасс, которые веду в данный момент и переключиться на другую ширину из заданного диапазона, когда это понадобится? В Altium это было просто по нажатию кнопочки TAB! Он запоминал последнее значение и разводил этой шириной. Хочется и здесь так!

Хочу разобраться с заливками (Plane) в EPCB.
3. Plane прорисовывается сначала так,как я его задаю (косая штриховка), а через некоторое время превращается в плошную металлизацию. И после этого вообще не перересовывается, как надо. Почему так случается?
4. Все-таки где задать Clearence для заливки? У меня как-то странно получилось: для части отверстий получился один зазор, а для части - другой.
5. Почему Clearence есть и в CES, и в Plane Parameters & Processor? И какое из правил приоритетнее?
6. Можно ли посмотреть на разводке слой Plane, как обычный слой (допустим, в режиме Active Layer Only)? Это очень удобно.

2. Нажмите ПКМ и выберите из минимальной, средней, максимальной. Или сделайте свою "горячую кнопку" на команду изменения ширины.
3. Plane_Shape - область для заливки. Имеет атрибуты:
Hatch_type - тип сетки
Hatch_Width - ширина элементов сетки
Hatch_Distance - растояние между элементами сетки
Если второй и третий параметры равны, то сетка сплошная.
Plane_Data - действительные данные заливки, появляются после удачного запуска Plane_Processor.
Если Plane_Data еще не сгенерили, то можно включить Display_Control>Layer>Dynamic_area_Fills и увидеть динамическую заливку (т.е. что получится если запустить в данный момент Plane_Processor), ее данные постоянно изменяются при проведении трасс, перемещении элементов и т.д. Чтобы включить Dynamic_area_Fills после получения Plane_Data, их (Plane_Data) нужно delete.
4. проверяйте зазоры в CES. Для позитива зазоры trace-to-... и т.п. по классам цепей.
5. CES выше по приоритету. Plane Parameters & Processor параметры по умолчанию, т.е. для тех кто не имеет своих правил.
6. Editor_Control>General включите\активизируйте (галочки) слои плэйн.

Спасибо за ответы.
3. Как я понял, сформированный Actual Plane Shape не имеет ничего общего с реальным конечным рисунком платы, кроме самой формы. А вот Generated Plane Data - это и есть, собственно, наша заливка. Но вот только переходные отверстия не цепляются к GPD вообще, хотя я задаю, чтобы они были непосредственно на заливке без температурных зазоров. Может, что не так делаю?
6. Да, опять косяк с моей стороны) Уже нашел сам.