Ой. А в чем глубинный смысл этого, если в PCB нельзя вообще никак редактировать соединения, чтобы эти "запасные" куда-то подключить?

в Ехр/Есо/RenumberRefDes и нет никаких дырок

В них могут разместится "нормальные" Нажмите для просмотра прикрепленного файла

Например Нажмите для просмотра прикрепленного файла

Ну это-то понятно, а в чем все таки смысл-то? Я же могу "нормальный" просто передвинуть на нужное место, если он уже placed, зачем мне его размещать в запасном? И точно также я могу сделать place нормальному, если он unplaced, заместо размещения его в запасном. Т.е. в чем удобство (ускорение или упрощение процесса разводки) от наличия этой фичи?

Кому-то видимо было удобно планировать плату не имея до конца нарисованную схему. Резервировать места под дальнейшую доработку и т.п.

Спасибо за ответы, еще вопрос. Почему может оставаться "нитка" соединения, когда соединение разведено (см. вложение) ? Никаких там классов, констрейнов, ничего лишнего не определено вообще, кроме дефолтного с правилами по минимуму технологических норм.

Для проверки, переключитесь в режим отображения от конца трасс - интересно посмотреть откуда будут рисоваться "нитки". Обычно трасса является не доведенной если она не дошла до начала коодинат площадки (обычно центр площадки).

А это где включают? Я вообще пробовал грохнуть трассу и развести ее заново, разводится, заканчивается автоматом, но нитка не пропадает. Еще есть некая странность - если выделить эту нитку, то говорят о ней (внизу, в строке статуса), что Electrical Net и Net имеют почему-то разные имена (я сам такого не делал точно), когда для других цепей Net или без имени вообще, или совпадает с Electrical Net.

Включите Нажмите для просмотра прикрепленного файла
И попробуйте отключить Ordered_&_Routed_Netlines
Net - имя физического соединения
Electrical Net - имя общего соединения из нескольких Net, формируется если физические цепи соединены через последовательные пассивные компоненты (резисторы, конденсаторы ... - в настройках CES указывается какие префиксы RefDes соответствуют этим компонентам). Видимо у вас именно этот случай.

Оно. Откуда оно могло появиться?


Нет, случай не такой - соединение пин микрухи-пин микрухи и ничего более там нет.

1. Любая цепь не MST является Ordred - т.е. не с произвольным порядком соединений. Проверьте в CES.
2. По умолчанию префикс диода в CES это D. Раскройте эту электрическую цепь в CES и увидите из каких физических она состоит - сразу станет понятным что воспринимается в качестве "соединителя".

1. Спасибо, действительно там оказалось Custom и Ordered. Однако непонятно почему, я этого точно не делал.
2. У меня микрухи DD и DA, ну в общем не это... Другие аналогичные цепи ведь не имеют той же особенности. А раскрытие цепи в ces (Electrical net: TDO, Constraint class: (All), Net: T) показывает, что она есть TDO и состоит из одной TDO.

1. Просто так ничего не происходит - значит что-то делали но забыли
2. Покажите скрншот этой цепи внутри CES.

Совершенно точно не делал. Я ее развел давно, и забыл про нее. А тут вдруг "нитки" появились Причем в CES я вообще ничего не делал с самого начала работы в PCB. Как там задал технормы, так и забыл про него.

Собственно, проблема-то снята, после установки MST и снятия Ordered нитка исчезла.
Суть проблемы с разными именами Electrical net и Net - совсем не в том оказалась. С именами все в норме. Глюк в GUI экспедишена, обрезает текст не по размеру поля для его вывода. Вот скриншоты глюка... Видно, что поле, в котором должна выводиться информация, куда больше, чем ограничение на длину текста, это меня и смутило. Если кликнуть по полю, расширив его на всю строку, то все ОК.

CES тут мог быть и не причем Нажмите для просмотра прикрепленного файла

Ну этого я тоже не делал... Даже для тех цепей, которые в натуре ordered должны быть, так как вручную развожу, и руками order нужный делается без лишних телодвижений.

Видимо в Exp не делали. Вот вам простой пример:
- есть цепь из трех пинов А, Б, В
- стоит тип MST и из текущего размещения имеем соединения (Netlines) А-В-Б, а надо развести А-Б-В
- попробуйте это сделать не изменив соответственно Netlines, а если вы измените Netlines, то получите тип Custom и порядок Ordered

Да легко. Уже ведь сделал. Вот на этом вложении у цепей тип MST и нетлайны все имели конечную точку на этой микросхеме, хотя она д.б. "в середине" - это схема защиты. Как хорошо, что я не знал заранее, что это оказывается невозможно Избежал лишних действий по манипуляции с нетлайнами!

Согласен для MST алгоритм последовательности соединений - соединяй любой с любым в любом порядке. В старых версиях, помнится, было не так.

глючок - если поставить галку фильтрации "совместимых" с герберами фонтов - то фильтрует список правильно, но на VF фонты заменить не дает.

Да есть такое. Самое интересное что если после нажатия на OK сразу просто убрать эту галочку, то фонт сразу поменяется на выбранный шагом ранее.

теперь возникла необходимость выравнивать длины в шине (в том числе и плечи), НО условия другие
структура: CPU - резистор - via (виртуальный пин) - плечи (две памяти)
физическое расположение резисторов такое, что растояние CPU - резистор отличается в разы.

два пути решения выравнивания длин шины:
1.сначала выравнивание CPU - резистор, далее via (виртуальный пин) - плечи
2.значение плеч в шине отличается, зато выравнена общая длина CPU - резистор - via (виртуальный пин) - память. это более приемлемый для меня (ИМХО), надо меньше места

не могу сообразить как сделать по п.2 ?

Создаются pin-pair "CPU -память" которые и объединяются в одну группу выравнивания (Match).

Попробуйте Balanced Topology. Очень хорошо считает плечи, правда до сих пор не нашел, где можно поменять толеранс,по умолчанию - меньше 1миллиинча.