Привет народ. Вот такой вопрос имею.
Есть схема
http://electronix.ru/forum/index.php?act=A...st&id=20422
в которой на вход подаётся тактовая частота 80МГц.
на выходе мультиплексора(любого из двух), в зависимости от состояния на управляющих ножках имеется сигнал с частотой от 80МГц и далее делением на 2, то есть 40МГц, 20Мгц, 10МГц, 5Мгц, 2.5МГц, 1.25МГц и 625кГц.
При этом, чтобы показания соответствовали истиным, на ЖКИ выводятся следующие значения 0.4мксек, 0.8 мксек, 1.6мксек, 3.2мксек, 6.4 мксек, 12.8 мксек, 25.6 мксек и 51.2 мксек.
Так вот вопрос- можно ли сделать вставку в схематику ,написанную в VHDL, или точнее будет сказать заменить обычные двоичные счётчики, кодом , чтобы деление частот не было кратным двум, а на выходе мультиплексора были такие частоты, чтобы я мог на ЖКИ написать0.2мксек, 0.5мксек, 1.0мксек, 2.0мксек, 5.0мксек, 10мксек, 20мксек и 50мксек ? Спасибо заранее
забыл сказать- использую ISE 9.2i XILINX
Посчитал частоты, получилось 160МГц, 64МГц, 32МГц, 16МГц, 6.4МГц, 3.2МГц, 1.6МГц, 640кГц.
Однако, внешний кварцгенератор на 160МГц- потянет ли его ПЛИСка?
для показаний в 0.25мксек правда нужен на 128МГц

Некратным 2? Можно. Можно и на 3 делить, и на 5, нет проблем. Можно даже на дробное число делить, например, так: сначала делим на 2, потом на 3, потом опять на 2, и т.д.

Только к "схематике" или "VHDL" это не имеет отношения. Если хочется такое сделать, то можно и в схематике сделать, и в VHDL.

тогда расскажите плиз как в схематике разделить 80 на 1.25

Так же, как в VHDL. Поставить делитель 80 МГц на 2, получится 40 МГц. Поставить мультиплексор, который будет переключать сигнал между 80 МГц и 40 МГц. Поставить автомат, управляющий мультиплексором, который будет обеспечивать на выходе мультиплексора нужную вам смесь импульсов частоты 80 МГц и 40 МГц, чтобы в среднем, за большой интервал времени, получалась частота 64 МГц (то есть, 80 Мгц : 1.25)

насчёт автомата, управляющего мультиплексором, можно поподробней

А почему не использовать для деления DLL/DCM, запрожить их на разные частоты, а потм выбирать нужную?

да мне без разницы как, вы только научите

Какой кристалл планируется использовать?

всё тот же ХС9572 РС44

Скажем, нужно вам, чтобы на выходе мультиплексора за 8 интервалов тактовой 80 МГц было 7 импульсов. То есть, 6 импульсов частотой 80 МГц и один импульс частотой 40 МГц.

Ставите счетчик на 8, который клокается от 80 МГц. На его выходе ставите компараторы, которые сравнивают с 0 и с 6. Когда счетчик досчитает до 6, устанавливаете триггер, выход которого управляет мультиплексором. После этого на выходе мультиплексора пойдет 40 МГц. Когда счетчик переполнится и станет равным 0, сбрасываете триггер, после этого на выходе мультиплексора идет частота 80 МГц.

Ну тогда DLL/DCM в пролете. Нет у этого кристалла такого.

На этом кристалле я думаю единственное, что вам доступно - это деление на 2частоты на обычных счетчиках. Если Вам нужно разные сетки частот, то нужно поставить внешние например 100 МГц кварц и тот же 80 МГц. От них делением и выбором можно получить мксек:
0.01,0.02,0.04,0.08,0.16,0.32,0.64,1.28,2.56,5.12,10.24,20.48,40.96 от 100МГц
0.0125,0.025,0.05,0.1,0.2,0.4,0.8,1.6,3.2,6.4,12.8,25.6,51.2 от 80Мгц

Другого выхода я не вижу. Переключаться так как предлагал =AK= не вижу смысла, т.к. частота корреллируема и разницы по фронтам нет.
А вот от разных генераторов можно попробовать, сейчас прикину.

нашёл, где можно купить кварцгенераторы на 125 и 133 МГц. Может на них чегось получить можно?

Насчет "смысла" - это к автору топика. Бог его знает, что ему нужно. Если нужна "честная" частота, то без PLL не сделаешь.

Но он-то не этого просит. Он просит рассказать, как можно в схематике сделать то, что можно сделать в VHDL. PLL и к схематику, и к VHDL относится одинаково фиолетово.

Но может, ему годится "дерганная" частота, то положение фронтов не играет рояли, главное иметь нужное кол-во фронтов за заданное время, кто его знает. Но опять, нефиг противопоставлять схематик и VHDL, и там и там это делается одинаково.

Да, нужна нормальнаая частота для тактирования ФИФО


я этого не знал


не годится наверное


а я и не противопоставляю, просто не представляю себе как то , о чём я просил сделать в схематике.Спасибо за то, что вы мне разьяснили
а насчёт одинаково, тут вы неправы, одно дело кубики складывать и совсем другое букоФки писать

Тут 100% солидарен
Просто на схеме увидел надписи FIFO_WR и решил, что нужна честная частота.


Кубики складывают и обезьянки на опятах зоологов, только от этого они людьми не становятся.
Знание и умение адекватно использовать языки описания аппаратных средств, аки VHDL, Verilog это совершено другой уровень проектировщика. Я не против визуального отображения структуры проекта в виде крупноузловой схемы, но реализации на схематике сложнее счетчика до 8 приведет к таким неоправданным тратам временного ресурса, что я не считаю возможным применять его в своих проектах.

А как было справедливо замечено использование особенностей любого кристалла одинаково как для схематики так и для HDL. Кстати, схематик в 90% переводится на HDL средами проектирования.