Хмм, это в приципе может быть идеей, но поток уже готовый и сформирован для внутри-системного дисплея. Его-то (данный поток) мне и нужно будет брать, на его переделку нет возможностей (система готова, отработана), просто брать то что дают.. . Посему вставлять SAV, EAV в CPLD нет возможности, увы..

Про LCD погорячился, хотя он действительно присутствует
Впрочем, не все ли равно, кому эти данные предназначаются.


Это я о физическом уровне. По логике все нормально, только несколько громоздко.


Если уж так хочется сэкономить: почему бы не урезать цвет до 7-и (или даже 6-и) бит и использовать SERDES'ы с 10 бит на канал?

А.. Ну и ладно.. Просто мне показалось, что если в CPLD разбирают 16-битный цвет 5R-6G-5B, на 24-битный цвет 8R-8G-8B, то там же можно и добавить SAV и EAV. Благо, 6-битные цвета по любому влезут в диапазон 1-254.. Ну, а если нет, так и нет..

Да, в CPLD сидит маленькая state machine которая разбивает 16 битную дату на 8-битный поток, но максимальная эффективная глубина данных остается 6 бит (на зеленом). Т.е. в принципе, как и было предложено, можно брать эти 6 бит, на них садить данные (добавляем по нулю в LSB красного и синего), остальные 3 бита добавляются к 6и и тогда все втискивается в один 10-битный канал + второй канал для клока и того 4 линии (не считая земель).
Проблема в том что не вывести из CPLD доп. потока, нужно все сажать на то что идет на внутренний дисплей.

Так речь идет не о выводе дополнительного, а о выбрасывании лишнего! Какие тут трудности?

Хмм, да, действительно...чей-то я затормозил... Тогда такое решение возможно будет реалистично...(хотя и придется "штопать" serializer на борд...)
А как они по питанию (serializer) ? Жрут много ?
Какие стандартные кабели для LVDS ?
Есть ли конкретные рекомендации подводки линий канала внутри системы (от борта до коннектора, примерно 15-20 см) ?
Я так понимаю data rate канала при 6 битах данных + 3 синка и 27 MHz клока будет 27 * 9 = 243 Mbps, я ошибаюсь ?

Не проще ли: V (1-bit)+H (1-bit)+RGB (16-bits)=18-bit упакованных => LVDS,
а распаковывать: 16-битный цвет 5R-6G-5B, => 24-битный цвет 8R-8G-8B, уже на приемной стороне?

Сообщение отредактировал blackfin - Jun 25 2008, 18:09

Тут нужно: V + H + DV (Data Valid, 1 bit), т.е. 3 бита синков (не считая PCLK). Кроме того физичеки нет подхода к 16-битному поотоку ибо он есть выход с CPU и вход в CPLD. Оба последних - fine pitch BGA, нет возможности подсоединиться физичеки как и нет возможности вывести наружу из CPLD.
Посему остается: V + H + DV + 6-bit data = 9 bit -> 1 channel LVDS, плюс еще один канал на PCLK и того получаем 4 линии не считая земель..
Эти 6 бит данных, 3 синка и клок физически выводятся на flat cable внутри-системного дисплея, откуда и их можно снять...(нужно только убедиться такое "снятие" не перегрузит сигналы)

В районе 100мА. Нужно смотреть DS на конкретный кристалл.


В LVDS Owner's Manual описаны.


Нет, множитель будет зависить от SERDES'а.

У National есть и такая красота. Embedded clock, одна пара на все.

Спасибо, сейчас смотрю их datasheets.
Насколько я понял, кaждому serializer chip нужен свой deserializer ? T.e., вне связи с данным чипом, означает ли это что делая делая serializer на конкретном чипе нельзя его принять встроенным FPGA SERDESом на другой стороне ?

Насчет конкретного чипа, его compression rate = 24 + 4 доп. служебных бита на каждый входной клокт.е. имея клок 27 MHz, т.е. LVDS rate = 27*28 = 756 Mbps ? Огого....надеюсь на 2 метра потянет без спец. ухищрений...

Интересно нет ли подобных чипов с embedded clock на меньшее кол-во входов (меншьее compression) ?

Почему нельзя? Можно.


Возможно есть. Гугл в помощь.

Да, проверяю. National вроде предлагает 10-входовые (compression 10:1) с embedded clock...