Подскажите как избежать ситуации когда есть CLK и асинхронный сброс. Как добиться того чтобы при снятии сброса в произвольный момент схема никогда не попадала в метастабильность ?
Можно конечно просто засинхронизировать резет в СLK домен и дальше не иметь проблем. Но не уверен что такая структура понравится ATPG.
Может быть существуют какие-либо стандартные схемы которые хорошо уживаются с синтезаторами и ATPG.
Clear в данном случае не должен конфликтовать с DATA. То есть состояние выхода при активном Clear должно быть = состоянию DATA после планируемого снятия Clear. Я эту ситуацию и контролирую обычно.
Для синтезатора можно задать временные ограничения реализации для асинхронных цепей.
Группа: Свой
Сообщений: 399
Регистрация: 21-02-05
Из: Melbourne, Australia
Пользователь №: 2 779
Цитата(-=Vitaly=- @ Jul 30 2008, 19:08)
Здравствуйте !
Подскажите как избежать ситуации когда есть CLK и асинхронный сброс. Как добиться того чтобы при снятии сброса в произвольный момент схема никогда не попадала в метастабильность ?
Можно конечно просто засинхронизировать резет в СLK домен и дальше не иметь проблем. Но не уверен что такая структура понравится ATPG.
Может быть существуют какие-либо стандартные схемы которые хорошо уживаются с синтезаторами и ATPG.
Бросьте ссылкой если есть по топику.
Заранее спасибо.
Вопрос в том, как вырабатывается clock. Обычно, есть блок генерации всех клоков и ресетов в системе (аналоговый+дигитальный). Туда подается внешний ресет и внутренний ресет генерится в зависимости от внешнего (с синхронизацией). В случае ATPG клок и ресет подаются снаружи и тут уже простое программирование тестера.
Асинхронный сброс и метастабильность
Jul 30 2008, 09:08
