Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Асинхронный сброс и метастабильность
Форум разработчиков электроники ELECTRONIX.ru > Cистемный уровень проектирования > Разработка цифровых, аналоговых, аналого-цифровых ИС
-=Vitaly=-
Здравствуйте !

Подскажите как избежать ситуации когда есть CLK и асинхронный сброс. Как добиться того чтобы при снятии сброса в произвольный момент схема никогда не попадала в метастабильность ?

Можно конечно просто засинхронизировать резет в СLK домен и дальше не иметь проблем.
Но не уверен что такая структура понравится ATPG.

Может быть существуют какие-либо стандартные схемы которые хорошо уживаются с синтезаторами и ATPG.

Бросьте ссылкой если есть по топику.

Заранее спасибо.
Doka
Нажмите для просмотра прикрепленного файла
Код
7.0 Reset synchronizer
Guideline: EVERY ASIC USING AN ASYNCHRONOUS RESET SHOULD INCLUDE A RESET SYNCHRONIZER CIRCUIT!!

10.0 DFT for asynchronous resets


взято отсюда
Maverick
Если схемы, разработанны в FPGA и думую не только, тогда должны быть присвоины начальные состояния или состояния по умолчанию smile.gif


может поможет

http://electronix.ru/forum/index.php?act=A...st&id=22727
[/quote]
kloun
<засинхронизировать резет в СLK домен>

Если правильно понял, то:

Clear в данном случае не должен конфликтовать с DATA.
То есть состояние выхода при активном Clear должно быть = состоянию DATA после планируемого снятия Clear.
Я эту ситуацию и контролирую обычно.

Для синтезатора можно задать временные ограничения реализации для асинхронных цепей.

Проверено на Xilinx XST. unsure.gif
masics
Цитата(-=Vitaly=- @ Jul 30 2008, 19:08) *
Здравствуйте !

Подскажите как избежать ситуации когда есть CLK и асинхронный сброс. Как добиться того чтобы при снятии сброса в произвольный момент схема никогда не попадала в метастабильность ?

Можно конечно просто засинхронизировать резет в СLK домен и дальше не иметь проблем.
Но не уверен что такая структура понравится ATPG.

Может быть существуют какие-либо стандартные схемы которые хорошо уживаются с синтезаторами и ATPG.

Бросьте ссылкой если есть по топику.

Заранее спасибо.


Вопрос в том, как вырабатывается clock. Обычно, есть блок генерации всех клоков и ресетов в системе (аналоговый+дигитальный). Туда подается внешний ресет и внутренний ресет генерится в зависимости от внешнего (с синхронизацией).
В случае ATPG клок и ресет подаются снаружи и тут уже простое программирование тестера.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.