Ну вот снова вопросы...

Как правильно распределить слои - в каком порядке должны идти сигнальные, земли и питательные слои? Пока что предполагается 8 слоев, распределил так:
top, gnd, sig1, vcc, sig2, vcc, gnd, boottom.

Возможно, нужно будет не 8, а 12 слоев.

Кто как распределяет, быть ли какие-то общие указания на этот счет? Моделирование (HL) пока только начинаю изучать, в этом проекте не буду моделировать (нет времени и умения)...

Неплохо было бы первые GND и VCC собрать в пару, как и вторые. А между этими парами слоев питания пару сигнальных. Тогда пары слоев образуют неплохие конденсаторы - питания чище будут. Ну и соответсвенно трассировка на внутренней паре слоев должна быть взаимно перпендикулярной(по возможности), или минимально параллельной с чередованием.

Я бы еще gnd и vcc поменял местами, так что бы gnd был ближе ко внутренним сигнальным. И, соответсвенно, высокоскоростые цепи по возможности провел внутри.

Обычно на ВОТе идет обвязка по пинанию (если монтаж двосторонний, что типично для многих многослоек). Потому его удобно приспособить под землю.
В связи с этим чредование слоев немного изменится:
top, gnd, sig1, vcc, sig2, vcc, sig3, boottom(gnd).
Ставить в паре два сигнальных слоя - не люблю. Хлопотно это.
По 12-слойке. Вот к примеру стек одной из разработок:

Только при чередовании плэйн-сигнал-плэйн вечно вылазит проблема подобрать стэк с нормальными импедансами на внутренних слоях.

Спасибо, а как понять по 12-и слойной, приведенной выше, какие из слоев GND, Vcc, Sig?

Прошу сильно не ругать за часто задаваемые и, возможно, не всегда корректные вопросы. Мне приходится заниматься трассировкой платы, т.к. больше пока некому, выкраивая время из других основных работ . А времени этого Очень немного...

Так что, вопрос следующий:
Почитал я разнообразные материалы с семинаров, статьи, поглядел примеры. Как я понял, шины, работающие на "высоких" частотах ( сам планирую не более 100 Мгц по внешним шинам), особенно связывающие ПЛИС и SDRAM необходимо:
- оборудовать терминирующими резисторами (я пока взял 33 Ом)
- выравнивать длину проводников шины.
Схема моя тут http://electronix.ru/forum/index.php?showtopic=50010

Насколько эти два пункта критичны?

На настоящий момент я "развел" одну SDRAM, выложу потом завтра. Хотелось бы услышать советы битых специалистов по разводке...

1, 8, 10, 12 - сигнальные.
Остальные, соответственно, GND и Vcc.


Желательны.
Вот, почитайте, IMHO, весьма полезный AppNote.
Там, кстати, и по стеку рекомендации есть.

Выравнивание совершенно необязательно.

Читаю...

Есть такое чуточку
Иногда приходится заморачиватся, но это уже нюансы.

Кто говорит, надо, кто - не надо... Частоты 100 Мгц, все-таки не такие уж и низкие...



А вот тут я, однозначно, не специалист , но и запариваться с перпендикулярной разводкой в соседних сигнальных слоях не хочется ...

Micron рекомендуют выровнять clk и data +-500 mils, clk и addr +-400 mils. Требования, которые легко выполняются. Так почему бы тогда не выровнять?

Потому что достаточно один раз просимулировать, увидеть что настоящий допуск составляет плюс-минус полгектара и не тратить на это зря время. Уже писалось тут же, поискать можно - данные стоят на шине не менее 2.7нс(по докам того же Микрона), задержка сигнала на плате примерно 60пс/см А теперь прикиньте сколько надо длины, чтобы данные "сползли" хотя бы на треть длины окна - 15!!! см Есть смысл выравнивать? С точностью +-7.5см разве что...

400 mil - это примерно 100 мм (10 см), а у меня длина дорожек составляет от 25 до 50 мм...

А сколько стоят данные со стороны FPGA? А адрес? По докам того же Микрона обязаны не больше чем 0.8 нс.. Извините, ляпнул чушь.

400 mil = 10.16 мм