Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Распределение слоев
Форум разработчиков электроники ELECTRONIX.ru > Печатные платы (PCB) > Работаем с трассировкой
torik
Ну вот снова вопросы...

Как правильно распределить слои - в каком порядке должны идти сигнальные, земли и питательные слои? Пока что предполагается 8 слоев, распределил так:
top, gnd, sig1, vcc, sig2, vcc, gnd, boottom.

Возможно, нужно будет не 8, а 12 слоев.

Кто как распределяет, быть ли какие-то общие указания на этот счет? Моделирование (HL) пока только начинаю изучать, в этом проекте не буду моделировать (нет времени и умения)...
Uree
Неплохо было бы первые GND и VCC собрать в пару, как и вторые. А между этими парами слоев питания пару сигнальных. Тогда пары слоев образуют неплохие конденсаторы - питания чище будут. Ну и соответсвенно трассировка на внутренней паре слоев должна быть взаимно перпендикулярной(по возможности), или минимально параллельной с чередованием.
vik0
Цитата
Неплохо было бы первые GND и VCC собрать в пару, как и вторые

Я бы еще gnd и vcc поменял местами, так что бы gnd был ближе ко внутренним сигнальным. И, соответсвенно, высокоскоростые цепи по возможности провел внутри.
bigor
Цитата(torik @ Oct 14 2008, 15:01) *
Как правильно распределить слои - в каком порядке должны идти сигнальные, земли и питательные слои? Пока что предполагается 8 слоев, распределил так:
top, gnd, sig1, vcc, sig2, vcc, gnd, boottom.

Возможно, нужно будет не 8, а 12 слоев.

Кто как распределяет, быть ли какие-то общие указания на этот счет? Моделирование (HL) пока только начинаю изучать, в этом проекте не буду моделировать (нет времени и умения)...

Обычно на ВОТе идет обвязка по пинанию (если монтаж двосторонний, что типично для многих многослоек). Потому его удобно приспособить под землю.
В связи с этим чредование слоев немного изменится:
top, gnd, sig1, vcc, sig2, vcc, sig3, boottom(gnd).
Ставить в паре два сигнальных слоя - не люблю. Хлопотно это.
По 12-слойке. Вот к примеру стек одной из разработок:
Uree
Только при чередовании плэйн-сигнал-плэйн вечно вылазит проблема подобрать стэк с нормальными импедансами на внутренних слоях.
torik
Спасибо, а как понять по 12-и слойной, приведенной выше, какие из слоев GND, Vcc, Sig?

Прошу сильно не ругать за часто задаваемые и, возможно, не всегда корректные вопросы. Мне приходится заниматься трассировкой платы, т.к. больше пока некому, выкраивая время из других основных работ sad.gif. А времени этого Очень немного...

Так что, вопрос следующий:
Почитал я разнообразные материалы с семинаров, статьи, поглядел примеры. Как я понял, шины, работающие на "высоких" частотах ( сам планирую не более 100 Мгц по внешним шинам), особенно связывающие ПЛИС и SDRAM необходимо:
- оборудовать терминирующими резисторами (я пока взял 33 Ом)
- выравнивать длину проводников шины.
Схема моя тут http://electronix.ru/forum/index.php?showtopic=50010

Насколько эти два пункта критичны?

На настоящий момент я "развел" одну SDRAM, выложу потом завтра. Хотелось бы услышать советы битых специалистов по разводке...
vik0
Цитата(torik @ Oct 14 2008, 18:33) *
Спасибо, а как понять по 12-и слойной, приведенной выше, какие из слоев GND, Vcc, Sig?

1, 8, 10, 12 - сигнальные.
Остальные, соответственно, GND и Vcc.

Цитата
- оборудовать терминирующими резисторами (я пока взял 33 Ом)
- выравнивать длину проводников шины.
Насколько эти два пункта критичны?

Желательны.
Вот, почитайте, IMHO, весьма полезный AppNote.
Там, кстати, и по стеку рекомендации есть.
Uree
Выравнивание совершенно необязательно.
torik
Читаю...
bigor
Цитата(Uree @ Oct 14 2008, 18:29) *
Только при чередовании плэйн-сигнал-плэйн вечно вылазит проблема подобрать стэк с нормальными импедансами на внутренних слоях.

Есть такое чуточку wink.gif
Иногда приходится заморачиватся, но это уже нюансы.
torik
Цитата
Выравнивание совершенно необязательно.


Кто говорит, надо, кто - не надо... Частоты 100 Мгц, все-таки не такие уж и низкие...

Цитата
Есть такое чуточку wink.gif
Иногда приходится заморачиватся, но это уже нюансы.


А вот тут я, однозначно, не специалист sad.gif , но и запариваться с перпендикулярной разводкой в соседних сигнальных слоях не хочется 07.gif ...
vik0
Цитата(torik @ Oct 15 2008, 14:41) *
Кто говорит, надо, кто - не надо... Частоты 100 Мгц, все-таки не такие уж и низкие...

Micron рекомендуют выровнять clk и data +-500 mils, clk и addr +-400 mils. Требования, которые легко выполняются. Так почему бы тогда не выровнять?
Uree
Цитата
Так почему бы тогда не выровнять?


Потому что достаточно один раз просимулировать, увидеть что настоящий допуск составляет плюс-минус полгектара и не тратить на это зря время. Уже писалось тут же, поискать можно - данные стоят на шине не менее 2.7нс(по докам того же Микрона), задержка сигнала на плате примерно 60пс/см А теперь прикиньте сколько надо длины, чтобы данные "сползли" хотя бы на треть длины окна - 15!!! см Есть смысл выравнивать? С точностью +-7.5см разве что...
torik
400 mil - это примерно 100 мм (10 см), а у меня длина дорожек составляет от 25 до 50 мм...
vik0
Цитата(Uree @ Oct 15 2008, 15:26) *
...данные стоят на шине не менее 2.7нс(по докам того же Микрона)...

А сколько стоят данные со стороны FPGA? А адрес? По докам того же Микрона обязаны не больше чем 0.8 нс.. Извините, ляпнул чушь.
Цитата
400 mil - это примерно 100 мм (10 см), а у меня длина дорожек составляет от 25 до 50 мм...

400 mil = 10.16 мм
torik
Точно, вротмненоги sad.gif

Придется слегка подравнять...
Uree
Странный вывод после всего написанного выше...
Владимир
Цитата
Странный вывод после всего написанного выше...

Это не вывод. Если проследить все цепочки--- проект делается не торопясь, и хочется всего попробовать. В том числе и "подравнения".
В этом смысле, чегось не подравнять если можно.
Kuzmi4
На счёт слоёв
сцЫлка
недавно один человечек подбросил почитать - тоже такой же вопрос стоял недавно..
torik
Цитата
Это не вывод. Если проследить все цепочки--- проект делается не торопясь, и хочется всего попробовать. В том числе и "подравнения".
В этом смысле, чегось не подравнять если можно.


Ага, все так и быть. И научиться надо, опыт приобрести, и число итераций при разработке печати в результате сократить...
KostyanPro
Цитата(vik0 @ Oct 14 2008, 18:50) *
Вот, почитайте, IMHO, весьма полезный AppNote.
Там, кстати, и по стеку рекомендации есть.

Кстати, а как все-таки выбирается величина Termination Resistor ?? А в данном апп ноте дан диапозон для разных шин. Понятно , что
Код
R= 50 - Rout.

где Rout - выходное сопротивление драйвера.
А как его определить для контретной микросхемы и конретного вывода ?
vik0
Цитата(KostyanPro @ Oct 23 2008, 00:25) *
Кстати, а как все-таки выбирается величина Termination Resistor ??

Моделированием smile.gif . В HyperLynx, например.
Цитата
А в данном апп ноте дан диапозон для разных шин. Понятно , что
Код
R= 50 - Rout.

где Rout - выходное сопротивление драйвера.

Точнее говоря
Код
R= Z0 - Rout.

где Z0 - волновое сопротивление линии передачи (дорожки)
KostyanPro
Цитата(vik0 @ Oct 23 2008, 19:49) *
Моделированием smile.gif . В HyperLynx, например.

Хм.. не понятно. Зачем моделировать ? Не проше ли узнать величину вых. сопротивления драйвера конретной микросхемы?
И как моделировать SDRAM такую - то , от производителя таково - го ? Где брать модель ?

Цитата
Точнее говоря
Код
R= Z0 - Rout.

где Z0 - волновое сопротивление линии передачи (дорожки)

Верно, в общем случае так и есть.
vik0
Цитата(KostyanPro @ Oct 23 2008, 21:10) *
Хм.. не понятно. Зачем моделировать ? Не проше ли узнать величину вых. сопротивления драйвера конретной микросхемы?

Не проще. Тем более, что моделирование никогда не бывает лишним.
Цитата
И как моделировать SDRAM такую - то , от производителя таково - го ? Где брать модель ?

На сайте производителя.
KostyanPro
Пасиб. Разобрался.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.