Имеется устройство на ACEX1K10 с внешним ТГ на 100МГц. На той же плате есть МК с генератором на 20МГц. Захотелось попробовать убрать ТГ, взять частоту от МК и умножить ее с помощью PLL плиски.
Написал тестовую программку на верилоге, запустил Квартус, подключил мегафунцию. Однако, оказалось, что умножить входную частоту можно только на 2 !!?? Это действительно так, или я что-то где-то недопонял?
З.Ы. Для проверки сделал в квартусе все то же самое для циклона - все работает и вейвы какие надо.
Так действительно в ACEXe такой убогий PLL ?

Странный вопрос, Вы документацию на PLL ACEX-а хоть смотрели?
Думаю нет, иначе не спрашивали-бы.

Спасибо за ответ, хоть и бесполезный.
Документациию читал, но не заучивал наизусть. Поэтому вполне мог что-то непонять или пропустить.
Для этого и существует конференция, чтобы можно было что-то уточнить у более опытных товарищей.
И не стоило тратить впустую столько букв. Ответ : "Да, он такой", или "Нет, вы ошиблись, посмотрите внимательней такой-то документ" содержал бы требуемую информацию при минимуме печатных знаков.
Но все равно спасибо.

присоединяюсь к уважаемому Builder, ИМХО это наглость спрашивать вопрос, ответ на который ищется в документации за 5-10 минут. Не верю что у вас под рукой нет даташита на это семейство фпга.

Если же вы читали документацию и не поняли ее, тогда научитесь задавать вопрос. Там был,это читал, вот это не понял, прошу помощи.

Удачи!!!

Нет в этой ИС PLL.

Спасибо за еще один бесполезный ответ.
Хоть и непонятно зачем, но все-таки отвечу, т.к. некоторые позитивные нотки вашего послания внушают мне надежду, что я могу быть вами правильно понят.


На 90% вопросов на этом сайте ответ ищется в документации за 10 минут, если знать где искать. Думаю, вы не будете с этим спорить. Задавая вопрос , люди надеются сэкономить время, т.к. невозможно заранее предсказать, сколько займет поиск ответа - 10 минут или час. Спрашивающий надеется, что кто-то уже искал ответ на этот вопрос и сможет поделиться ответом. И сэкономит время. Думаю, вы и сами понимаете этот простой механизм возникновения вопросов. Поэтому ваше замечание о "наглости" вопрошающего я оставлю без комментариев, как очевидно неуместное. В конце концов, если участник ведет себя нагло - его поправит модератор. Если вопрос вам показался глупым - никто вас не заставляет на него отвечать. А учить правилам хорошего поведения лучше своих близких родственников.

Конечно есть. И конечно я прочитал кусочек, посвященный PLL (ClockLock & ClockBoost Timing Parameters). Однако, до этого я долго читал многостраничое описание PLL в циклоне. Описание PLL в ACEXe разительно отличалось и по объему и по содержанию. Первоя моя реакция была - удивление. Не может быть, чтобы все было так убого. Наверное, я не там читаю. Или просто не понял прочитанного.
Дай-ка я уточню этот вопрос у опытных и очень доброжелательных людей здесь на форуме - подумал я.

Да бросьте. Нормально был задан вопрос. Просто для специалистов он, видимо, показался слишком простым и очевидным. Вот и пошли ответы ни о чем.

И вам того же!


Спасибо, очень хороший ответ!
Потому что короткий и по делу
Однако, он противоречит даташиту:
"ClockLockTM and ClockBoostTM options for reduced clock delay,
clock skew, and clock multiplication"
Или я неправильно понимаю слова "clock multiplication" ?
Тогда поясните, пожалуйста, чуть подробнее.

У acex есть pll но только на градациях скорости 1 и 2. И только на два.
Поэтому вряд ли кто это использовал, учитивыя не высокую системную частоту, которой
можно добиться на этом кристалле. Что касается ИМХО, так ведь это только ИМХО.
И ответ Вам был хоть и не точен, но в Вашу поддержку.

Большое спасибо, уважаемый sazh !
Это ровно тот ответ, который мне был нужен.
Если можно, еще один вопрос по теме PLL.
Надо сделать распределитель импульсов на 4 выхода. Импульсы будут поочереди запускать АЦП (4 штуки), распараллеленные для увеличения частоты семплирования. Так вот, можно пойти по прямому пути - регистр сдвига с тактированием от высокой частоты с выхода PLL. Сложность в том, что частота сдвига д.б. 800МГц, т.е. каждый АЦП работает на частоте 200мгц. Потянет ли циклон? А вторая (смутная) мысль: нельзя ли использовать 4 PLL, которые есть в старших циклонах, с некоторым сдвигом фаз относительно друг друга? Я еще не очень хорошо понимаю, как там все устроено, но хотелось бы узнать ваше мнения, стоит ли думать в этом направлении?

Сообщение отредактировал SKov - Oct 19 2008, 10:20

pll Для тактирования ацп противопоказаны. И задержка на FPGA на таких частотах - наверно тоже.
Да и порт клока АЦП наверно пекловский.
Генратор( пекловский) - буфер пекловский с задержками на 4 ацп и пекловский вход клока FPGA
(подстройка приема данных внутри на pll для 4 ацп стратих) Наверно так.
Когда задачу свою реализуете, обязательно поделитесь. Интересно.

Вроде бы у Enhanced PLL есть выходы, сдвинутые на 0, 90, 180, 270 градусов. (Может неправ, тогда поправьте, плиз)

ЗЫ: ну, конечно, не в ACEX'ах

Почитал про Enhanced PLL у Stratix. Вроде бы до 6 выходов с устанавливаемым фазовым сдвигом.
Жаль, камни дорогие.

Ндя, никогда не работал с acex но вот как ищется ваш ответ :

1. берем последнюю доку на сайте ПРОИЗВОДИТЕЛЯ

http://altera.com/literature/lit-acx.jsp

2. читаем главу ClockLock & ClockBoost Features

To support high-speed designs, -1 and -2 speed grade ACEX 1K devices offer ClockLock and ClockBoost circuitry containing a phase-locked loop (PLL) that is used to increase design speed and reduce resource usage

3. в таблицах

Table 11. ClockLock & ClockBoost Parameters for -1 Speed-Grade Devices
Table 12. ClockLock & ClockBoost Parameters for -2 Speed-Grade Devices

черным по белому написано

fCLK1 Input clock frequency (ClockBoost clock multiplication factor equals 1) 25 180 MHz
fCLK2 Input clock frequency (ClockBoost clock multiplication factor equals 2) 16 90 MH

на все это я затратил 3-4 минуты, смотрел я тот же документ что и вы и ответ в доке лежал на виду.

ИМХО задавание подобных вопросов на форуме, ответы на которые лежат на поверхности, это наглость и неуважение к другим участникам форума.

Удачи!!!

Как выяснилось при внимательном изучении PLL циклона(3), там каждый pll имеет возможность формировать до 5 клоков со сдвинутыми фазами. Причем шаг сдвига может быть достаточно мелкий.
В квартусе получаются картинки похожие на желаемые, но не такие ровные и симметричные, как хотелось бы. Буду разбираться дальше.
А почему вам не нравится pll для тактирования АЦП? Джиттер?

Сообщение отредактировал SKov - Oct 19 2008, 20:47

Да, джиттер. Создайте проект на pll с клоками и посмотрите на предупреждения.
Приоритетность рекомендаций здесь наверно от производителя АЦП.
Наверно это тема для раздела высокоскоростных приложений. там все это рассматривается.

Я конечно сам не безгрешен, но стараюсь придерживатся правил, подобных этим:
http://www.segfault.kiev.ua/smart-questions-ru.html#before
Там есть такое:
"Когда задаете вопрос, укажите с самого начала, что вы все это уже сделали; это поможет понять, что вы не какой-нибудь лентяй, транжирящий чужое время. Еще лучше, покажите, что вы узнали в результате своих поисков. Нам нравится отвечать людям, продемонстрировавшим свою способность воспринимать ответы."
При Вашей постановке вопроса не понятно что отвечать. Первый порыв-отослать к доке.
Поэтому у меня и была такая реакция. Задавайте вопросы правильно.
Извините, если обидел.