Буду благодарен за помощь в пояснении ситуации ибо для меня это ново.

У меня есть проэкт где наряду с написанными блоками (иерархия) есть генерированные блоки 2х PLLей и памяти.
Сейчас распределяю ноги чипа и появился вопрос/неясность:
есть один входной клок (13 MHz). Он внутри идет на два PLLя, каждый из которых производит более низкие частоты нужные для проэкта.
У чипа ессно есть dedicated клоковые входа по разным банкам. Вопрос - как правильно распределять входа/выходы клоков ? Справедливо ли считать что если входной физический клок подается на внутренние PLLи то его нужно подавать не на dedicated клоковые входа а на определенные IO ?

Насчет выходов PLLя - если выход идет наружу (как клок внешней системе), нужно ли обычно в FPGAях подавать его на определенные/специальные пины или можно распределять на обычные логические IO ?

В целом вопросы относятся к обще-FPGAйной тематике, но для конкретности - для меня актуален Латис ECM2 (50E).

Спасибо.