Буду благодарен за помощь в пояснении ситуации ибо для меня это ново.

У меня есть проэкт где наряду с написанными блоками (иерархия) есть генерированные блоки 2х PLLей и памяти.
Сейчас распределяю ноги чипа и появился вопрос/неясность:
есть один входной клок (13 MHz). Он внутри идет на два PLLя, каждый из которых производит более низкие частоты нужные для проэкта.
У чипа ессно есть dedicated клоковые входа по разным банкам. Вопрос - как правильно распределять входа/выходы клоков ? Справедливо ли считать что если входной физический клок подается на внутренние PLLи то его нужно подавать не на dedicated клоковые входа а на определенные IO ?

Насчет выходов PLLя - если выход идет наружу (как клок внешней системе), нужно ли обычно в FPGAях подавать его на определенные/специальные пины или можно распределять на обычные логические IO ?

В целом вопросы относятся к обще-FPGAйной тематике, но для конкретности - для меня актуален Латис ECM2 (50E).

Спасибо.

А что, есть еще и "внешние" PLLи? PLL-то все внутри. А разводку нужно смотреть по документации.
Не знаю как с вашими схемами, а у Альтер есть отдельная глава на клоковое дерево и PLL. Там очень подробно написано и разрисовано - что может являться входом для PLL, куда можно скомутировать выходы и т.д.


Технически, наверное можно, но если выводить клок на пины для этого не предназначенные, то временные параметры не гарантируются. Т.е. джиттер будет "не айс", скважность может пострадать, фронты завалены ну и т.д.

Спасибо.
PLLe то вприципе и внешние есть, но не в этом суть, я конечно-же имею ввиду FPGAевские.
А что например у Альтер в этом плане ? (я с Альтеровкими FPGAями не знаком) Говорится ли там заводить клок не на обычный dedicated клоковый вход а на специальные которые предназначены как клоковые ехода PLLей ?
И указывается ли там что внешние выхода PLLей нужно выводить на спецаильные пины а не на общие I/O ?

У Альтеры источниками для PLL являются dedicated clock input. Причем определенные группы данных входов могут соединяться только с определенными PLL (с теми, что располагаются рядом, а не на противоположной стороне чипа)

Альтера также рекомендует использовать dedicated PLLout, хотя можно вывести сигнал от PLL и на любой IO

И еще замечание: для Альтеры 13МГц в качестве источника для PLL - слишком низкая частота.

не совсем так. у циклона2 - от 10 МГЦ, у циклона3 - от 5МГц.

Спасибо за ответы.
Проблема прояснилась 3ь кратным перечитыванием соотв. доков Латиса и общением с их саппортом.
В отличие от приведенного примера Альтеры, у Латиса дело обстоит так:
Если физический входной клок используется в дизайне только как вход/а PLLя - вход вешается на любой IO либо dedicated primary clock input (PCLK). Если один вход должен идти на более чем один PLL - если высокие частоты и требуется по возможности избежать/уменьшить injection delay - желательно вход повесить либо IO которое примерно посередине между PLLями (а их физическое местоположение известно из datasheet - обыьно симмтрично по бокам чипа), либо запараллелить routing клока на борту и подавать его на те IO которые являются предпочтительными входами конкретных PLLeй. Они рекоммендуются (такие входа) в процессе PAR согласно размещенным PLLям.
Если-же входной клок не идет на PLLи а идет на логику, либо кроме PLLей идет еще и на логику, лучше брать PCLK входа которые физически размещеный вближе к PLLю либо между ними если более одного.
Но всеэто важно на достаточно высоких частотах, там где injection и skew важны (ну и для менчшего jitterа лучше PCLK ессно, как обычно).
В моем случае данная тема не сильно актуальна ибо частота низкая.

Насчет подачи низких частот на PLLи - в приципе, в простейшем варианте, и для соотв. FPGAев Латиса 13 MHz - низковато для PLLей, но есть у основных семейств, где например 4 PLLя, есть специалчные входа для 5-10nF кондюков (обычно они рекоммендуют 5.6nF), PLLCAP. При наличие такого кондюка, на соотв. PLLCAP входе (он dedicated только для этого, не работает как IO), привязанный к нему PLL может работать со входами от 2MHz. У семейства с которым я работаю есть 4 PLLя, но толчко два из них привязаны к двум PLLCAP входам, т.е. только два оопределенных PLLямогу работать одновременно на низких частотах.
Это как раз мой случай. У меня из входной 13 MHz нужно сделать треть входной и 5.2 MHz, на одном не подобрать комбинацию, пришлось использовать два, оба со своими PLLCAP.

Минимальная входная частота PLLДа, действительно в новых семействах эти значения такие. Спасибо за подсказку.