Здравствуйте.
Подскажите пожалуйста, как правильно организовать двунаправленную линию? Имеет место быть некий блок на VHDL, (а точнее два одинаковых блока - для проверки их работы) с двунаправленным портом. В симуляции работает нормально,то есть передача данных в обе стороны (между двумя блоками) работает как нужно, без неопределенностей. В блоке, работающем на прием, входовыход стоит в Z.
В плисе - без соединения входов-выходов - тоже работает, но если соединить - никакого сигнала нет. Как нужно правильно организовать эти самые входовыходы? Какие-то буферы, или настройки имплементации... Плис - Xilinx Spartan 2, среда разработки - AHDL+ISE9.2
Или, может, ссылку на информацию об этом...
Спасибо.