Здравствуйте.
Подскажите пожалуйста, как правильно организовать двунаправленную линию? Имеет место быть некий блок на VHDL, (а точнее два одинаковых блока - для проверки их работы) с двунаправленным портом. В симуляции работает нормально,то есть передача данных в обе стороны (между двумя блоками) работает как нужно, без неопределенностей. В блоке, работающем на прием, входовыход стоит в Z.
В плисе - без соединения входов-выходов - тоже работает, но если соединить - никакого сигнала нет. Как нужно правильно организовать эти самые входовыходы? Какие-то буферы, или настройки имплементации... Плис - Xilinx Spartan 2, среда разработки - AHDL+ISE9.2
Или, может, ссылку на информацию об этом...
Спасибо.

Дело ясное, что дело тёмное...
В общем, код в студию.

Это как? Если подавать внешние сигналы на выводы по отдельности-то работает, а если замкнуть выводы между собой перемычкой и на один выводить а с другого читать - то не работает?

Наверно проблема в управлении буфером по третьему состоянию. Управление должно быть в противофазе при использовании одного и того же блока в системе из этих 2х блоков.

Неоднократно обсуждалось. Воспользуйтесь поиском.

А вообще говоря, нваерное, надо начинать заполнять wiki... Только со структурой определиться.

Поиск рулит

http://electronix.ru/forum/index.php?showt...%E1%F3%F4%E5%F0

Код достаточно объемный, я думал, что дело именно в каких-то особых настройках...

С выводами - именно так. Я путано выразился, извините, не выспался сегодня.



Я пытался искать, не нашел. Вики - было бы просто отлично...



Спасибо большое, изучу.

library ieee;
use ieee.std_logic_1164.all;

entity InOutGen is
GENERIC (DataRange : integer);
port
(
ClockIn, -- General Clock
nResetIn, -- General Reset active low
nEnable : in std_logic; -- Active 0 for read
DataIn : in std_logic_vector(DataRange downto 0);
DataOut : out std_logic_vector(DataRange downto 0);
DataIO : inout std_logic_vector(DataRange downto 0)
);
end InOutGen;

architecture ArchInOutGen of InOutGen is
signal DataIoTmp : std_logic_vector(DataRange downto 0);
signal DataOutTmp : std_logic_vector(DataRange downto 0);
begin
DataIoTmp <= DataIO;
DataOut <= DataOutTmp;

InOutProcess:
process (nResetIn,ClockIn,nEnable,DataIoTmp,DataIn,DataOutTmp)
begin
if (nResetIn = '0')then
DataIO <= (others => 'Z');
DataOutTmp <= (others => '0');
elsif ClockIn'event and ClockIn = '1'then
if nEnable = '0' then
DataIO <= DataIn;
DataOutTmp <= DataOutTmp;
else
DataIO <= (others => 'Z');
DataOutTmp <= DataIoTmp;
end if;
end if;
end process InOutProcess;

end ArchInOutGen;

Пользуйтесь тегами code и/или codebox для офрмления кода. Иначе читать тяжело.
Несколько вопросов по коду:
Зачем столько сигналов в списке чувствительности?
Зачем DataOutTmp <= DataOutTmp;
И где вы нашли триггеры с Z-состоянием на выходе?