Начал осваивать System Verilog. До сих пор делал проекты на схемном уровне. Вот попробывал
переделать свой старый не большой проект на SV и в итоге получил рабочую схему которую
проверил во встроенном симуляторе квартуса и все работает в соответствии с задуманным. Есть
только отличия. Компилированный код который был сделан в схеме, занимал 99% ресурсов
чипа, а сделанный в SV занимает 69%, это на 30% меньше! Надо еще в железе попробывать.