Начал осваивать System Verilog. До сих пор делал проекты на схемном уровне. Вот попробывал
переделать свой старый не большой проект на SV и в итоге получил рабочую схему которую
проверил во встроенном симуляторе квартуса и все работает в соответствии с задуманным. Есть
только отличия. Компилированный код который был сделан в схеме, занимал 99% ресурсов
чипа, а сделанный в SV занимает 69%, это на 30% меньше! Надо еще в железе попробывать.

Вывод какой непонятно, то ли систем верилог такой хороший, то ли на верилоге плохо писали :)

Вывод получается, даже не большие проекты выгоднее делать например на SV и, что значит на
верилоге плохо писал?

Ну я думал человек вручную небольшую схему лучше напишет чем более высокоуровневый компилятор. Может теперь это и не так?

Я тоже так думал. Я же конечно не делал всю схему на примитивах, не такой я уж примитивный
человек и с электроникой я дружу около 30лет и пишу на ЯВУ более 10лет и написал первую
программу на верелоге и поделился своими впечатлениями дабы такие же сомневающиеся каким
до сей поры был я, могли не сомневаться в выгоде использовании HDL.

Простите неправильно вас понял, думал до SV вы описывали схемы просто на верилоге.

так, читаем правила прежде чем что-либо постить http://electronix.ru/index.php?pid=2 пункт 2.1 в:
"Высказываться понятно, полно и грамматически правильно, использовать осмысленные названия тем, в противном случае пост может быть расценен как текстовый мусор (флуд)."
уже не первый раз за вами этот косяк. тема поста должна быть понятна из его названия. уважайте время остальных участников форума!

Исправлюсь.

Из того, что Вы написали вывод один: Вашу схему, сделаную в схематике, можно перерисовать так, чтобы она занимала ресурсов на 30% меньше.Вот и всё, язык здесь непричём. Ещё могу предположить, что максимальная частота у первой схемы выше чем у второй.

100% согласен. Я думаю у меня в схеме, реверсивные счетчики не совсем удачно получились,
хотя я очень скурпулезно подхожу к этому делу. Еще посмотрел RTL, там некоторые блоки
действительно сокращены, хотя я думал, что и так как мог упростил. Но наверное, раз
машина может так хорошо синтезировать, то не стоит с ней тягаться. А частота в обеих случаях
одинакова.

Да. Я еще в MAX II +plus II заметил в одной схеме, что она не вписывается в девайс и компилятор
ругается, хотя по расчетам должно еще остаться 50%. И как то попробывал вывести две связи на выход
и на вход и все, перестал ругаться на нехватку ресурсов. И стех пор я проекты проверял разными
способами. Потом, когда пересел на Quartus, тот проект без всяких хитростей компилировался.

Достаточно большие и сложные проекты пока с SV компилятся заметно хуже, чем описанные на vhdl (получается разница в заполнении кристала около 20% и в быстродействии около 15%).
Так что если место или быстродействие критичны пока использовать SV не получается....

Интересно, это "касяки" языка или же реализации языка.А какая статистика по Verilogу ну
скажем относительно VHDL.

Сильно подозреваю что вы просто не умеете на нем готовить. Код в студию!!!

Между огбычным Verilog и VHDL разницы в принципе в качестве разводки проектов нет.

p.s. Код не выложу по одной простой прицине:
Начальство уволит

оччень интересно, SVerilog это "крутой" Verilog, с точки зрения синтезируемых конструкций разница минимальна. Где вы там встретили 15% проигрыш не понятно.



ну это все просто решается, можно провести мини батл VHDL/Verilog , аналогичный тому что проводился между AHDL/Verilog. Одинаковые задачи, функционально одинаковая реализация, анализ результатов. В противном случае вашим словам веры нет

Хоть времени на это у меня нет, но истина дороже.

Ооо... Баттл был сильный. Аргументы в духе: "функциональные отличия несущественны", "получились страшные разбежки сигналов" и т.д.

По-идее подобные сравнения бессмысленны. Поясню: где-то тут, на форуме, пробегала информация как конструкции языка вносятся в синтезируемое подмножество. Говорилось, что если конструкция языка очевидно реализуется в железе, без разногласий, единственно возможная реализация, то эта конструкция вносится в синтезируемое подмножество. Оттуда и следовало, что например sin(x) синтезируемым не будет, т.к. допускает множество реализаций.

Теперь: если сравниваются "функционально одинаковые реализации", то это значит, что схемы после синтеза должны получиться одинаковые, иначе это НЕ "функционально одинаковые реализации". А если схемы одинаковые, то и результаты синтеза и трассировки обязаны быть одинаковыми.

однозначно. спорить о том чьё кунг-фу сильнее очевидно смысла нет, потому что оптимизация проекта явно происходит не на этапе синтетического разбора языковых конструкций

Все так, но хотелось бы отметить что спор идет не "разработчик-разработчик", а "язык-язык". Заявлять что результат синтеза одного и того же функционального блока так сильно зависит от языка в корне не верно.

Он(результат) зависит от квалификации и задач разработчика владеющего этим языком. И об этом очень часто забывают бросаясь утверждениями "скачал, посмотрел, г...о какое то, ну и отстой этот ABEL/AHDL/VHDL/Verilog/SVerilog"

Действительно результат может отличаться где то на 1%, но 10-15% это уже слишком.

Неоднократно уже обсуждалось: схематик более избыточен. Ибо схематицкие примитивы, особенно 74ххх, содержат лишних сущностей, которые могут не использоваться... Например, гляньте реализацию счётчика в схематике и на ХДЛ.
Сам переделал проект со схематика на Верилог и получил около 25% экономии ресурса.

Никто в схематике никогда не работал на макросах 74 серии. Именно в схематике меньше всего ресурсов задействовано, потому что используются lpm мегафункции напрямую. (Тоже касается и например AHDL, который заточен на железо и не имеет понятия фронта клока и поэтому опирается на те же мегафункции). Поэтому наоборот поведенческое описание на языке высокого уровня дает повышенные затраты ресурсов, если по той или иной причине синтезатор не видит в описании базовые мегафункции.