Не придираюсь. Не заглядывал.
Но микрокоманды предполагают разбиение истинной команды на микрокоманды и выполнение её за несколько внутренних тактов. Так что тут принципиальная неточность. Обычно так реализуется CISC ядро на базе RISC.

Верю.
А по поводу внутренних тактов: "их есть у них"
См. ДС на 1200 стр. 9 рис. 12

Ну и "их нет у них". Чётко видно что все операции выполняются по переднему и заднему фронтам CLK.
Оно и понятно. МК от кнопки работает. то есть на любой частоте. Процы с умножителями - так не умеют.

К тому же видно что сама операция с ALU - одномоментная. Это видно и по системе команд. 2-ух и более тактные - только команды со сложной выборкой.

Забавно, кстати. На заглавной страничке пишут "fully static operation", а дальше "не меняйте внешнюю частоту больше, чем на 2% за раз, а то всё заглючит". А в каком-то чипе так и вообще, после смены коэф. делителя рекомендуют 8 нопов, чтоб, стало быть, не сглючило... Наводит на мысли по отсутствию-наличию умножителя.

st Y/Z - аналогично.
Скока ужЕ насчитали?

Придурки вот сидят в этом Atmel!!! Придумывают инструкции ненужные никому.
Надо было оставить вместо ld Rx,Y -- ldd Rx,Y+0 !!!

Красиво, понятно, логично, лаконичнее, удобно!!!
Особенно для тех кто пишет ассемблеры/ дизасемблеры. Им работы меньше на 0.5%. Их же больше чем тех, которые пишут на ASM.

Тогда ld/st X стали бы каким-то исключением. Все правильно сделали.

Точно. Вот какой смысл в инструкции adiw r30,0 ?
Если серьезно, то это следствие неидеальной ортогональности системы команд. Патамушо уже все укра приду микрочип, короче, красивее по системе команд. В смысле 8-битники

В проверке флагов ...
для 2 байтового слова между прочим...

Ну ето Вы загнули. Там внутри ядра все по rising edge выполгяется.

"Если кто-то кое-где у нас порой..."

Ссылку на даташит привести не затруднит?

Это исключено. Да и по диаграме видно. Видно и по работе с портами. Короче обсуждалось уже.

По работе с портами видно исключительно фронт тактового сигнала.



Ссылку на обсуждение не найдете?



Если Вы про диаграмму Single Cycle ALU Operation, то та диаграмма значит вот что - по фронту фиксируется дешифрированная команда, а дальше, до результата, готового на write-back все на банальных задержках между элементами. Это же все банальная комбинационная логика, синхросигналов не требует. А по следующему фронту, при необходимости, делается write-back в нужный регистр. При этом, если значение этого регистра нужно в следующем цикле, то оно так-же появится на выходе регистрового файла через некоторое время. Просто картинка нарисованна при максимальной тактовой частоте. Если бы ее нарисовать при малой частоте, то она выглядела бы как фронт синхросигнала, быстренько Register Operands Fetch, ALU Operation Execute, и потом длинный-длинный Result Write Back аж до следующего фронта. Где-то посередине Result Write Back будет и спад тактового сигнала.

Пересмотрел документ "Embedded RISC Microcontroller Core AVR".
Готов согласится с вами. В общем то я просто отрицал умножение.

Тем не менее использование обоих фронтов синхросигнала - весьма распротраннённая практика. В том числе и для CPU. Я не вижу принципиальных затруднений для использования такой синхронизации. Это отнюдь не мешает процу быть статическим. Можно проверить отсутствие этого путём тактирования проца предельной частотой с большой скважностью сигнала.

О сколько нам открытий чудных....



Простите где ? С тех пор как перестали использовать latch работа по двум фронтам не в почете.
Вникните в разницу межде ARM7TDMI и ARM7TDMI-S например. В нормальной RTL team за работу по двум фронтам (вне специально оговоренных мест которые обычно расположены поближе к ногам чипа) дают по шее(так же кстати как и за latch). Загляните кстати в RMM.



Ответственно заявляю и в AVR и в ARM (который -S) и в MIPS например 4K(лень рыть доки и искать были ли MIPS на latch но по моему не было) используется только rising edge.