Например в ОЗУ.

Простите, я не могу с вами спорить. Это спор глухого с немым. Не вы ни я не знаем используется или нет. Просто банально не знаем. Мне, к тому же, никто по шее не даёт.
Знакомых разработчиков процов у меня нет, по этому никто не жаловался.

Может у вас знакомый разработчик AVR ядра? Или вы в доке приведёте мне место, где чётко указано, что нет не единой операции тактируемой задним фронтом?

Пока это чистый выпендрёж. То есть я не утверждаю что он используется. Я за этим просто не слежу (и это по крайней мере честно), но утверждать что либо не берусь, именно по причине отсутствия знаний. В каком-то процессоре я чётко видел инвертирование CLK и использование 2 фаз.

Ещё раз - я, в предыдущем посте, согласился. Но поясните мне, пожалуйста, что случится если я применю два фронта сигнала?
По возможности доступно.

Вы удивитесь но ето так. И самопальные AVR у меня в столе лежат уже года 4. В их ядре falling edge не используктся и количество тактов на иструкцию полностью совпадает с оригиналом. Но вас же это все равно не убедит

Впрочем-
Any register in the core will update its contents only on the positive edge of cp2.

Ну почему же.
Перечитайте внимательно мой пост 44. Обратите внимание на наименование документа, на который я ссылаюсь.

Мне просто не нравится вот это ... . Почему? Да потому, что вы никто чтобы что-то ответственно заявлять. Я тоже. Но я и не заявляю. Я могу предполагать и ошибаться. И вы тоже, хотя пока, по видимому, ещё об этом не знаете.

PS: Возьмите даташит на 1200. Выберите раздел "Parallel programming". Рис. 33. Рассмотрите её. Обратите внимание на сигнал tXLWL. С такой вот расшифровкой: XTAL1 Low to WR Low. Вот кто его знает? Может всётаки где-то данный сигнал и применяется? Согласно документа, который привели выи на который ссылался я, задний фронт не применяется для работы с памятью и, соответственно, при работе с портами I/O так как они отображаются на память.

Улыбнуло.
Извините у меня род деятельности такой - проверять(прототипировать) проекты на FPGA перед тем как они на фаб уйдут и поправить уже будет ничего нельзя. Соответственно и RTL различных ядер у меня перед глазами постоянно. Впрочем я уже понял что доказать вам что либо нереально.


P.S.



В моем документе написано английским по белому что все регистры работают по фронту. Page 3 Table 1.

Да нет. Я признал свою ошибку в посте 44 сразу после поста Rst7. Причём ваших усилий не понадобилось. Я просто сам посмотрел документ, который вы привели 5 постами позже.
Я как раз человек сомневающийся в своей правоте. Поэтому стараюсь избегать категоричных заявлений.

А вот таким как вы, людей обладающих абсолютным знанием, доказать что-либо действительно нереально. Более того, даже посеять сомнение в вашей голове - нереально. И таких знатоков от бога, много во всех областях. Выделяют их всегда категоричные заявления и обширные знания. Аргументы другой стороны они не замечают. Нафига снисходить до конкретных пунктов? Можно просто снисходительно, свысока своих знаний посмеяться, а вопросы оставить без ответов.

SasaVitebsk, смените у себя в профиле "профессионал" на "нытик" или "зануда"
klop дело говорит.

2 klop
Случайно не знаете, почему АВРовцы не делают более быстрые AVR по принципу как в LPC (расширение разрядности внутреннего флэша) ? Ведь так легко можно сделать AVR и в 2 и в 4 раза быстрее. Раз у Вас в их конторе свой чел, то может он в курсе дела.

Еще в ту же степь - разбили бы память программ на 2 банка, RAM и FLASH. NRWW - Flash, RWW - RAM
Вектора подменять на "лету" и программ грузить из dataflash сколько хочешь

Скорее всего - какие-нить патентные заморочки. И рады бы, да дорого или просто не продают. А может быть, чтобы не было внутрифирменной конкуренции продуктов.
Их, блин, не поймёш. Эт только после 10 лет в Гарварде... ;О)

Вот так и было сделано в старых (теперь уже) мобильниках от Ericsson (T39, R520 и аналогичных). Только процессор там стоял заказной, периферия была своя и лежала кучкой существенно выше. А ядро - то самое, AVR. А, ну и флешак был параллельный...

Пожалуйста. atmega128, страница 371:
===
3. Stabilizing time needed when changing XDIV Register
After increasing the source clock frequency more than 2% with settings in the XDIV register,
the device may execute some of the subsequent instructions incorrectly.
===

ещё, страница 43 там же
===
When applying an external clock, it is required to avoid sudden changes in the applied clock fre-
quency to ensure stable operation of the MCU. A variation in frequency of more than 2% from
one clock cycle to the next can lead to unpredictable behavior. It is required to ensure that the
MCU is kept in Reset during such changes in the clock frequency.
===


attiny25, страница 31
===
Avoid changing the calibration value in large steps when calibrating the calibrated internal RC
Oscillator to ensure stable operation of the MCU. A variation in frequency of more than 2% from
one cycle to the next can lead to unpredicatble behavior. Changes in OSCCAL should not
exceed 0x20 for each calibration. It is required to ensure that the MCU is kept in Reset during
such changes in the clock frequency
===

Сообщение отредактировал LordVader - Jan 4 2009, 13:21

А вот пусть klop прокоментирует. Он же ядро знает.

Спасибо. Действительно, везде, где задаётся частота, воткнута эта фраза.
Тактовая частота указана min 0 MHz max 20 MHz. Конкретно частота упомянута "To use a 32.768 kHz watch crystal as the clock source for the device, the low-frequency crystal oscillator must be selected by setting CKSEL..."; аж даже зачесались руки потактировать её от кнопки . Получается, тактовая может меняться на 3 порядка без малого, а ещё есть System Clock Prescaler с делением до 1:256 значит, тактовая ядра меняется на 5 порядков, но не более чем 2% за такт?

Действительно, пусть klop объяснит.

Сообщение отредактировал Maik-vs - Jan 5 2009, 12:18

Похоже, конструктивного продолжения темы не предвидется.
Пока не пришлось выносить предупреждения, закрываю тему.