Увы, тираж будет.

В системе оптимизируется отношение ресурсов на плате к цене платы.
LX85 дешевле LX300 примерно в 10 раз. Ресурсов за те же деньги в LX85 примерно в 2.5 раза больше.

Поскольку начинка в разных плисах практически не связана, много "мелких" микросхем есть смысл ставить.

А странно получается. Virtex 5 еще и дороже, чем Stratix 3?
Меньше ресурсов за те же деньги
По данным местных розничных "посылторгов"
XC5VLX85-1FF676C 930 USD
EP3SL70F780C4 880 USD

У Virtex 5 что, частота fmax будет выше? Вряд ли. Те же 500 МГц, в реальных проектах в 1.5-2 раза меньше. Почему дороже?

Вы опять упускаете из оценки усложнение платы при установке нескольких малых ПЛИС по сравнению с установкой одной или двух больших. Если оптимизация стоимости является целью - то это серьезная ошибка, так как усложнение платы - это не просто увеличение срока разработки и удорожание текстолита, это повышение вероятности ошибки.


Xilinx архитектурно мощнее. Например, у Virtex-5 почти все выводы могут быть двунаправленными LVDS, а у Stratix-III - только половина, и то с внешними резисторами, а остальная половина - или только вход, или только выход. В Virtex-5 есть и PLL, и DCM, в Stratix-III - только PLL. У Xilinx распиновка (sparse chevron) удобнее. У Xilinx внешнюю память можно подключать довольно гибко, у Altera - только на определенные пины. Уверен, есть еще моменты, но перечисленного уже IMHO достаточно, чтобы оправдать разницу в 5%.

Стоимость ошибки велика везде, что при разводке одной большой ПЛИС, что при четырех, если на такое закладывать разработку, то лучше паять все на выводных элементах.


Да, причем у альтеры нет такого набора Embedded Hard IP в линейке, а FXT серия вообще вне конкуренции.

Мне не нравятся большие ПЛИС из-за высокой цены итерации разработки.
Паять делать итерации с ПЛИС за 1000 долларов гораздо спокойнее, чем за 9000.
Можно выпускать платы в разной комплектации, с 1-N ПЛИС.

Трассировщики по здешнему опыту при большем размере корпуса увеличивают число слоев в плате. Если задать им корпус в 1000-1200 выводов, они сделают 14 слоев или даже более. Хотя можно разводить не все выводы.

Предполагаемых видов ошибок вижу несколько:

-ошибки в схеме конфигурации,
-ошибки в схеме питания,
-плохое качество питания,
-плохая целостность сигналов,
-ошибки в схемах интерфейсов.

Вроде бы против большинства из них меры принимаются на уровне проверки схемы и моделирования платы, еще до изготовления.

Что много микросхем не совсем хорошо, я это учту в разговоре с коллегами. В конце концов, это им моделировать и трассировать.
Но у коммерческого отдела есть свое мнение.

По поводу архитектуры - скачал две забавных бумаги у Xilinx и Altera. Их выдающиеся архитектуры SLICE и ALM выигрывают друг у друга в 50% проектов. Осталось узнать, в какой половине мы.

И сидит еще у меня мысль, как будет вести себя трассировщик в ISE на больших проектах с 90-99% заполнением микросхемы. Например, в Lattice падает частота в в 1.5 - 2 раза, а время сборки - целый день.

В нашей тематике hard IP не требуется. Вообще, я надеюсь, что выйдет 4-й стратикс и все решится само собой.

Так и будет, никакого волшебства. Надо как минимум делать модульный проект, чтобы переразводились на каждой итерации только те блоки, которые менялись с момента предыдущей итерации. А лучше каждый крупный блок отдать отдельному инженеру, чтобы он все сделал включая разводку, а менеджер проекта только интегрировал потом все.

>По поводу архитектуры - скачал две забавных бумаги у Xilinx и Altera. Их выдающиеся архитектуры SLICE и ALM выигрывают друг у друга в 50% проектов. Осталось узнать, в какой половине мы.

Опытным путем выяснил, что ALM нам подходит лучше, т.к. расход ресурсов в пересчете на ALM меньше. Частота fmax получается одинаковая. Архитектурно SLICE лучше, когда надо столько LUT6, сколько триггеров. А это еще надо придумать, где такое есть.

Т.е. мы в тех 50%, которым Altera подходит лучше.

>И сидит еще у меня мысль, как будет вести себя трассировщик в ISE на больших проектах с 90-99% заполнением микросхемы. Например, в Lattice падает частота в в 1.5 - 2 раза, а время сборки - целый день.

Время сборки в ISE 10.1 в 5 раз больше, чем в квартусе. Хм.

Понимаю, почему долго собирает, не понимаю, почему временные ограничения не выполняются при трассировке без ручного размещения. Какого черта они не выполняются в автоматическом режиме даже близко, хотя и при большем расходе времени? Задержки в проводах велики, 75/25. (Это относится к Lattice)

В квартусе пока что такой картины нет, соотношения задержки в проводах и в логике примерно 50/50 почти всегда, при любом заполнении (на конкретных проектах).

Я не могу вручную назначать все части проекта, их слишком много, а массовые назначения "регионами" все равно используются не совсем так, как хотелось.

Чую, ставить нужно Stratix 3.

Тому может быть масса причин: слишком плотное заполнение кристалла, слишком большие требования, ошибки в кодировании (много логики между триггерами), даже неправильная настройка программного обеспечения. Обычно анализ самых длинных путей дает некоторые ответы. И переход на другого производителя может не спасти - у каждого есть свои косяки и тонкости, как в архитектуре, так и в софте.

>Тому может быть масса причин: слишком плотное заполнение кристалла,
кристалл мы используем максимально, это да

>слишком большие требования, ошибки в кодировании (много логики между триггерами),
Требования к частоте при уменьшенном заполнении выполняются, логики теоретический минимум.

>даже неправильная настройка программного обеспечения.
А я ничего не настраивал, кроме временных ограничений.

>Обычно анализ самых длинных путей дает некоторые ответы.
Самые длинные задержки наблюдаю в проводах, а логика у X и L быстра, как олень.

>И переход на другого производителя может не спасти - у каждого есть свои косяки и тонкости, как в архитектуре, так и в софте.

Пока из трех производителей FPGA A, L и X самый эффективный процесс разработки наблюдаю у A.
У X и L наблюдаю тонкости.

"X" опять собрал медленную схему, причем за час. "A" собрала быструю и за 12 минут. Настройки проекта стандартные.

Может cost tables в ISE крутить? куда?

Софт у Xilinx тормозной, тут не поспоришь.
Используйте последнюю версию программного обеспечения.
Если кристалл еще не выбран окончательно - попробуйте поставить следующий по емкости, выберите оптимизацию по скорости.
Снизьте допустимый fanout, включите register duplication.
Используйте все оптимизации (некоторые выключены по умолчанию).
В крайнем случае используйте register retiming.
Поставьте extra effort.
Разбейте дизайн на части, переразводите только те части, где остались ошибки тайминга.
Используйте multipass.
Следите, чтобы памяти в компьютере хватало с запасом - использование виртуальной сильно тормозит в данном случае.

По поводу забивания Virtex на 90-100% на максимальной частоте - действительно лучше иметь запас, причем солидный, от 30% емкости ПЛИС.
Иначе частота падает и простые методы сборки не дают высокую частоту.
--

Итак, мы здесь неспешно добрались до выбора топологии и согласования шины адреса-данных между 5 одинаковыми ПЛИС Virtex 5.

Тактовая частота шины до 100 МГц, соответственно частота изменения сигналов - в два раза меньше, т.е. 50 МГц (данные 0x00, 0xff, 0x00, 0xff).
Допустимые выбросы 300 мВ как ниже 0, так и выше VCCIO 2.5 В.
Расстояние между ПЛИС около 4-5 см.

Хочу я все же сделать шину, а не SERDESы. Хотя SERDESы тоже будут, но роль их вторична, как и важность.

Поэтому возникают вопросы - какие трассы между ПЛИС пускать (импеданс?),
как их согласовывать (параллельно, последовательно, никак),
какой тип драйвера использовать в ПЛИС (LVCMOS25, другое),
slew rate,
drive strength?

Прошу прокомментировать, все же коллективный разум вопросы какие или критику подбросит.

Пока я занимаюсь моделированием в Hyperlinx Linesim, есть продвижение, но вариантов уж очень много.

Скажите мне пожалуйста как человеу, который ели-ели разбирается в ПЛИС. Накой это надо? Что эта фиговина будет делать - конкретное применение? Я просто действительно не понимаю где это применяется и для каких задач

Это обычная отладочная плата, только с обилием логических ресурсов. Может применяться в задачах, где ресурсы требуются. Например, многоканальный сонар или радар.

Кому не требуются ресурсы - пользуется MAX3000 или EP2C8 Или EP3C40.

Часто задача есть - а модуля на рынке нет. Приходится самим делать. А тут будет определенный модуль будет готов, прям бери и запускай.
Есть спрос - плата делается. По бразильской системе, как в древнем киножурнале "Ералаш".

Сначала определите stackup, посмотрите, какие импедансы вы вообще сможете на нем получить. Для передачи 100МГц лучше наверное ничем иным, кроме LVCMOS25 не заморачиваться. А остальное уже надо подобрать по моделированию, ставя задачу не ставить торцевые резисторы и не использовать DCI (потому что DCI жрет много, и без крайней необходимости его использовать не стоит), но и не завалить фронты.

Получается, что максимальная частота переключения адресов или данных - 50 МГц.
Тактовые частоты будет формировать распределитель тактов с маленьким допустимым перекосом.

Слоев в плате планируется 10. Максимум - 12.

Если я предусмотрю согласование на краях шины и возможность смены напряжения VCCIO - тогда можно будет хоть LVCMOS, хоть GTLP, хоть что угодно. Надо только DC/DC для VCCIO перенастроить на требуемое напряжение. Напряжением источника для согласования тоже можно управлять.

Понравился мне GTLP. Потоки данных растут ежегодно, солидный запас по частоте для организации параллельной недифференциальной шины есть только у GTLP (до 80-100 МГц данных, т.е. в 2 раза больше частота тактов) . Результаты моделирования в Linesim хорошие. Почти не звенит, ниже 0 не улетает.

Что скажете о GTLP, который при необходимости трансформируется в LVCMOS?

Кстати, как моделировать цепи с DCI? Какие внешние резисторы закладываются при формировании модели IBIS из ISE?