http://www.dinigroup.com/DN9000k10PCIe8T.php

Сколько примерно делать аналог такой платы и какими силами? Делать без истории разработок с Xilinx в команде..
"Среднепотолочная" оценка подошла бы.

Года-то хватит хоть на саму плату и "простейшее" ПО к ней?

Все зависит от команды.
- Если делали подобные дизайны, то тополог сам скажет примерные сроки.
- Схемотехнику выделить кого нить в помощь, чтоб проверял обязательно, так меньше косяков будет на этапе отладки.
- Программисту лучше сразу купить простенькую дэмо борду чтоб разбирался с ксилинксом, потом ему останется портировать готовые куски кода.

Но год, это чтоб появилось что-то сырое на свет и команда смогла набить руку, с учетом того, что технология новая.

Мне тоже кажется, что все зависит от команды. Только я не совсем понял что требуется от программиста. Ссылка-то на железку. О ПО там ничего вроде нет. Или плохо смотрел?

ИМХО, саму плату может и быстрее можно сделать, но есть вероятность с первого раза что-нить недосмотреть. Среднепотолочно, если подобные платы создавали, железка может появиться и через 6-8 месяцев (хотя конечно зависит сильно от команды).

А дальше все зависит от того, какой функциональности вы хотите от этой платы и какой - от ПО. Это не совсем понятно из поста.

Я видел платы, с 900 ноговыми плисами. На них 22 слоя, из них 8 только для подводки питания и скрытыми переходами между слоями.
Для 1760-ти ноговых плис наверное слоев 30 потребуется, чтобы хоть как то работало... Тут точно нужно опытного тополога хотябы. И второой вопрос придется решить: где такую чудо плату сделать и сколько "мульенов" за нее отдать придется?
На мой взгляд чтобы заставить аналогичную разработку работать уйдет от полутра до двух лет, если опыта работы с такими технологиями нету.

>Мне тоже кажется, что все зависит от команды. Только я не совсем понял что требуется от программиста. Ссылка-то на железку. О ПО там ничего вроде нет. Или плохо смотрел?

Такие платы обычно идут поставляются с софтом - драйвером ОС и библиотекой API для пересылки данных. Все остальное ПО уже прикладную программу, использующую API - пишут другие люди.

Я примерно это и хотел узнать, что-то в духе "два года и 3 человека".

Отнюдь. Про 1760 не скажу, но 1156 "ног" достаточно легко разводится на 6-ти сигнальных слоях.

IMHO, на подобной плате трассировка - далеко не самая сложная задача. Софт написать гораздо сложнее будет.
А требуемое время я бы оценил в 4-5 человеко-года.
PS. Даже страшно представить сколько это "чудо" может стоить

Мне в этом смысле больше вот эта понравилась http://www.dinigroup.com/DN9000k10.php

Кстати, никто не знает, такая плата (как полноразмерная PCI/PCIe, но ещё и широкая) - это какой-то стандартный конструктив, или что-то своё? Кажется, видел похожую по конструктиву PCI плату на eBay - с вязанкой DSP и Стратиксами.

А скажите пожалуйста, чего ради делать аналог такой платы самому? Что-то добавить если надо - так там ведь есть разъемы расширения. Просто цена ошибки тут огромна (каждый из шести кристаллов стоит девять тысяч долларов за океаном, и сама плата тоже будет далеко не на пятачок), а вероятность ошибки весьма велика. Одно только питание спроектировать на такую плату - это уже вполне взрослая задача (эти кристаллы будут в статике кушать более 20 ампер, а что там будет в динамике надо еще оценить, что тоже та еще задача). И так далее, и так далее. Надо вобщем довольно большой коллектив очень серьезных людей, чтобы такое сделать. Это конечно круто и интересно, но... Я бы купил готовую.

Нда - плата "круче тучи". Разрабатывать что-то подобное, без значительного опыта разработки в ОООчень специфичных областях, дело почти гиблое. По-моему надо танцевать от задачи - чего именно надо делать, с какой скорость, надо ли 6 самых крутых (почти) FPGA, а как это все разводить и еще масса подобных вопросов. Я бы вот так с налету не взялся, хотя есть некоторый опыт в разработке довольно сложных плат на Stratix II & III. Мне как-то тяжело представить нафига это все может быть нужно. Да и о стоимости как подумаешь, всякое желание отпадает. Кстати, такие "мелочи" (о них уже собственно писали), как питание - ведь токи дикие, особенно стартовый (in-rush), да и динамические... По-моему такие значения ни в один допустимый предел на слот не влазят.

Если "слот" - имелся в виду слот расширения компа (PCI/PCIe), то на таких платах, как правило, есть отдельный разъём питания - как на современных видеокартах.

Клиент прознал про Xilinx V5 и другого не желает. Что-то заставляет его выбирать решения вроде тех плат, на которые я сослался. Этакие универсальные суперплаты. Стоимость изготовления пробных вариантов запредельна, на мой взгляд.

Сложность разработки вполне осознаю. Может быть, если поставить самые дешевые Virtex 5 LX50 или LX85 в меньшем корпусе FF676, будет немного легче. Пусть даже ресурсов FPGA будет меньше. Вместо широких шин адреса-данных проложить последовательные интерфейсы..
Если так поступить, плата перейдет из категории "невозможного" в категорию "так часто делают"?

Сам бы поставил что-то вроде Stratix 2 или что-нибудь еще с LUT6 внутри, но не очень крупное, долларов по 300-500 .
Кстати, что со Stratix 4, он еще не появился? Интересна цена самых младших микросхем этого семейства.

Я-таки не говорил, что надо взять что-то другое, я как раз предлагал просто купить одну из указанных вами плат, ничего не разрабатывая. См. также http://www.synplicity.com/products/haps/ .

Обычно все же проще поставить меньше, но самых больших кристаллов. Это как минимум экономит на межкристальном взаимодействии, хотя удельная стоимость вентиля у самых больших FPGA часто чуть больше, чем у средних.

Тогда вы, во-первых, огребете дополнительных проблем с signal integrity, а во-вторых обречете заказчика пользоваться этими последовательными интерфейсами, чему он не факт что обрадуется, так как они часто на порядок сложнее параллельных.

Не думаю.

Купить всегда проще. Но при большом тираже покупать невыгодно.
Межкристальное взаимодействие закладывается "до кучи", основные потоки все равно между компьютером и отдельными FPGA.

>Тогда вы, во-первых, огребете дополнительных проблем с signal integrity, а во-вторых обречете заказчика пользоваться этими последовательными интерфейсами, чему он не факт что обрадуется, так как они часто на порядок сложнее параллельных

Проблемы огребет отдел, который занимается трассировкой, а не я
Фирма сама упорно выбирает самые сложные решения. Если сделать обертку для сложных интерфейсов, программист может в нее не лезть. Но это вообще мысль хорошая. Я сам не люблю платы со "странными" или кривыми интерфейсами.

А почему меньший размер корпуса не упростит трассировку? Ток будет меньше, слоев меньше, всего меньше. Проще должна быть. Слоев 10-14.

Мне делали плату с 2 шт TigerSharc и FPGA, там параллельная шина 100 сигналов, и ничего. Здесь лишь в 2-4 раза сложнее. Хотя мне все равно - клиент выбирает - клиент платит. Просто собираю информацию от экспертов об основных факторах риска.

Основной фактор риска это накосячить в схемотехнике, и плата не оживет. Разводка обычная, правил по трассировке написано тысячи с примерами. Скоро студенты 3-х курсов будут такие платки трассировать И ставьте побольше тестовых точек, сильно упрощает отладку.

Применительно к данному случаю боюсь, что тираж должен быть огромен, чтобы окупить разработку.

Меньший размер корпуса упрощает трассировку, однако вы говорили также про снижение логической емкости на чип, про LX85, а он вчетверо меньше, чем LX330, то есть их понадобится вчетверо больше. Обычно проще поставить одну LX330, чем четыре LX85, иначе бы LX330 наверное и не появились бы. И потребление как раз зависит от логической емкости, а не от корпуса, и четыре LX85 скушают поболее, чем одна LX330.

Не знаю, если смотреть по приведенной вами ссылке - то сложнее на порядок, как минимум. Соответственно основной фактор риска - что вы не сможете правильно оценить проект, и когда уже в процессе работы поймете, что вылетели за бюджет, то проект придется либо закрыть, либо закончить в минус.

Увы, тираж будет.

В системе оптимизируется отношение ресурсов на плате к цене платы.
LX85 дешевле LX300 примерно в 10 раз. Ресурсов за те же деньги в LX85 примерно в 2.5 раза больше.

Поскольку начинка в разных плисах практически не связана, много "мелких" микросхем есть смысл ставить.

А странно получается. Virtex 5 еще и дороже, чем Stratix 3?
Меньше ресурсов за те же деньги
По данным местных розничных "посылторгов"
XC5VLX85-1FF676C 930 USD
EP3SL70F780C4 880 USD

У Virtex 5 что, частота fmax будет выше? Вряд ли. Те же 500 МГц, в реальных проектах в 1.5-2 раза меньше. Почему дороже?

Вы опять упускаете из оценки усложнение платы при установке нескольких малых ПЛИС по сравнению с установкой одной или двух больших. Если оптимизация стоимости является целью - то это серьезная ошибка, так как усложнение платы - это не просто увеличение срока разработки и удорожание текстолита, это повышение вероятности ошибки.


Xilinx архитектурно мощнее. Например, у Virtex-5 почти все выводы могут быть двунаправленными LVDS, а у Stratix-III - только половина, и то с внешними резисторами, а остальная половина - или только вход, или только выход. В Virtex-5 есть и PLL, и DCM, в Stratix-III - только PLL. У Xilinx распиновка (sparse chevron) удобнее. У Xilinx внешнюю память можно подключать довольно гибко, у Altera - только на определенные пины. Уверен, есть еще моменты, но перечисленного уже IMHO достаточно, чтобы оправдать разницу в 5%.

Стоимость ошибки велика везде, что при разводке одной большой ПЛИС, что при четырех, если на такое закладывать разработку, то лучше паять все на выводных элементах.


Да, причем у альтеры нет такого набора Embedded Hard IP в линейке, а FXT серия вообще вне конкуренции.

Мне не нравятся большие ПЛИС из-за высокой цены итерации разработки.
Паять делать итерации с ПЛИС за 1000 долларов гораздо спокойнее, чем за 9000.
Можно выпускать платы в разной комплектации, с 1-N ПЛИС.

Трассировщики по здешнему опыту при большем размере корпуса увеличивают число слоев в плате. Если задать им корпус в 1000-1200 выводов, они сделают 14 слоев или даже более. Хотя можно разводить не все выводы.

Предполагаемых видов ошибок вижу несколько:

-ошибки в схеме конфигурации,
-ошибки в схеме питания,
-плохое качество питания,
-плохая целостность сигналов,
-ошибки в схемах интерфейсов.

Вроде бы против большинства из них меры принимаются на уровне проверки схемы и моделирования платы, еще до изготовления.

Что много микросхем не совсем хорошо, я это учту в разговоре с коллегами. В конце концов, это им моделировать и трассировать.
Но у коммерческого отдела есть свое мнение.

По поводу архитектуры - скачал две забавных бумаги у Xilinx и Altera. Их выдающиеся архитектуры SLICE и ALM выигрывают друг у друга в 50% проектов. Осталось узнать, в какой половине мы.

И сидит еще у меня мысль, как будет вести себя трассировщик в ISE на больших проектах с 90-99% заполнением микросхемы. Например, в Lattice падает частота в в 1.5 - 2 раза, а время сборки - целый день.

В нашей тематике hard IP не требуется. Вообще, я надеюсь, что выйдет 4-й стратикс и все решится само собой.

Так и будет, никакого волшебства. Надо как минимум делать модульный проект, чтобы переразводились на каждой итерации только те блоки, которые менялись с момента предыдущей итерации. А лучше каждый крупный блок отдать отдельному инженеру, чтобы он все сделал включая разводку, а менеджер проекта только интегрировал потом все.

>По поводу архитектуры - скачал две забавных бумаги у Xilinx и Altera. Их выдающиеся архитектуры SLICE и ALM выигрывают друг у друга в 50% проектов. Осталось узнать, в какой половине мы.

Опытным путем выяснил, что ALM нам подходит лучше, т.к. расход ресурсов в пересчете на ALM меньше. Частота fmax получается одинаковая. Архитектурно SLICE лучше, когда надо столько LUT6, сколько триггеров. А это еще надо придумать, где такое есть.

Т.е. мы в тех 50%, которым Altera подходит лучше.

>И сидит еще у меня мысль, как будет вести себя трассировщик в ISE на больших проектах с 90-99% заполнением микросхемы. Например, в Lattice падает частота в в 1.5 - 2 раза, а время сборки - целый день.

Время сборки в ISE 10.1 в 5 раз больше, чем в квартусе. Хм.

Понимаю, почему долго собирает, не понимаю, почему временные ограничения не выполняются при трассировке без ручного размещения. Какого черта они не выполняются в автоматическом режиме даже близко, хотя и при большем расходе времени? Задержки в проводах велики, 75/25. (Это относится к Lattice)

В квартусе пока что такой картины нет, соотношения задержки в проводах и в логике примерно 50/50 почти всегда, при любом заполнении (на конкретных проектах).

Я не могу вручную назначать все части проекта, их слишком много, а массовые назначения "регионами" все равно используются не совсем так, как хотелось.

Чую, ставить нужно Stratix 3.

Тому может быть масса причин: слишком плотное заполнение кристалла, слишком большие требования, ошибки в кодировании (много логики между триггерами), даже неправильная настройка программного обеспечения. Обычно анализ самых длинных путей дает некоторые ответы. И переход на другого производителя может не спасти - у каждого есть свои косяки и тонкости, как в архитектуре, так и в софте.

>Тому может быть масса причин: слишком плотное заполнение кристалла,
кристалл мы используем максимально, это да

>слишком большие требования, ошибки в кодировании (много логики между триггерами),
Требования к частоте при уменьшенном заполнении выполняются, логики теоретический минимум.

>даже неправильная настройка программного обеспечения.
А я ничего не настраивал, кроме временных ограничений.

>Обычно анализ самых длинных путей дает некоторые ответы.
Самые длинные задержки наблюдаю в проводах, а логика у X и L быстра, как олень.

>И переход на другого производителя может не спасти - у каждого есть свои косяки и тонкости, как в архитектуре, так и в софте.

Пока из трех производителей FPGA A, L и X самый эффективный процесс разработки наблюдаю у A.
У X и L наблюдаю тонкости.

"X" опять собрал медленную схему, причем за час. "A" собрала быструю и за 12 минут. Настройки проекта стандартные.

Может cost tables в ISE крутить? куда?

Софт у Xilinx тормозной, тут не поспоришь.
Используйте последнюю версию программного обеспечения.
Если кристалл еще не выбран окончательно - попробуйте поставить следующий по емкости, выберите оптимизацию по скорости.
Снизьте допустимый fanout, включите register duplication.
Используйте все оптимизации (некоторые выключены по умолчанию).
В крайнем случае используйте register retiming.
Поставьте extra effort.
Разбейте дизайн на части, переразводите только те части, где остались ошибки тайминга.
Используйте multipass.
Следите, чтобы памяти в компьютере хватало с запасом - использование виртуальной сильно тормозит в данном случае.

По поводу забивания Virtex на 90-100% на максимальной частоте - действительно лучше иметь запас, причем солидный, от 30% емкости ПЛИС.
Иначе частота падает и простые методы сборки не дают высокую частоту.
--

Итак, мы здесь неспешно добрались до выбора топологии и согласования шины адреса-данных между 5 одинаковыми ПЛИС Virtex 5.

Тактовая частота шины до 100 МГц, соответственно частота изменения сигналов - в два раза меньше, т.е. 50 МГц (данные 0x00, 0xff, 0x00, 0xff).
Допустимые выбросы 300 мВ как ниже 0, так и выше VCCIO 2.5 В.
Расстояние между ПЛИС около 4-5 см.

Хочу я все же сделать шину, а не SERDESы. Хотя SERDESы тоже будут, но роль их вторична, как и важность.

Поэтому возникают вопросы - какие трассы между ПЛИС пускать (импеданс?),
как их согласовывать (параллельно, последовательно, никак),
какой тип драйвера использовать в ПЛИС (LVCMOS25, другое),
slew rate,
drive strength?

Прошу прокомментировать, все же коллективный разум вопросы какие или критику подбросит.

Пока я занимаюсь моделированием в Hyperlinx Linesim, есть продвижение, но вариантов уж очень много.

Скажите мне пожалуйста как человеу, который ели-ели разбирается в ПЛИС. Накой это надо? Что эта фиговина будет делать - конкретное применение? Я просто действительно не понимаю где это применяется и для каких задач

Это обычная отладочная плата, только с обилием логических ресурсов. Может применяться в задачах, где ресурсы требуются. Например, многоканальный сонар или радар.

Кому не требуются ресурсы - пользуется MAX3000 или EP2C8 Или EP3C40.

Часто задача есть - а модуля на рынке нет. Приходится самим делать. А тут будет определенный модуль будет готов, прям бери и запускай.
Есть спрос - плата делается. По бразильской системе, как в древнем киножурнале "Ералаш".

Сначала определите stackup, посмотрите, какие импедансы вы вообще сможете на нем получить. Для передачи 100МГц лучше наверное ничем иным, кроме LVCMOS25 не заморачиваться. А остальное уже надо подобрать по моделированию, ставя задачу не ставить торцевые резисторы и не использовать DCI (потому что DCI жрет много, и без крайней необходимости его использовать не стоит), но и не завалить фронты.

Получается, что максимальная частота переключения адресов или данных - 50 МГц.
Тактовые частоты будет формировать распределитель тактов с маленьким допустимым перекосом.

Слоев в плате планируется 10. Максимум - 12.

Если я предусмотрю согласование на краях шины и возможность смены напряжения VCCIO - тогда можно будет хоть LVCMOS, хоть GTLP, хоть что угодно. Надо только DC/DC для VCCIO перенастроить на требуемое напряжение. Напряжением источника для согласования тоже можно управлять.

Понравился мне GTLP. Потоки данных растут ежегодно, солидный запас по частоте для организации параллельной недифференциальной шины есть только у GTLP (до 80-100 МГц данных, т.е. в 2 раза больше частота тактов) . Результаты моделирования в Linesim хорошие. Почти не звенит, ниже 0 не улетает.

Что скажете о GTLP, который при необходимости трансформируется в LVCMOS?

Кстати, как моделировать цепи с DCI? Какие внешние резисторы закладываются при формировании модели IBIS из ISE?

Это ни о чем не говорит. Stackup - это точное описание, какое расстояние между слоями, какая медь, какой диэлектрик. Тогда вам HyperLynx сопротивление посчитает.


Скажу, что с учетом потребностей в скорости вы сильно усложняете. Вы потом повеситесь это разводить и проклянете свою универсальность многократно, последний раз тогда, когда ей не воспользуетесь.



DCI ставится как IBIS модель (как другой стандарт, LVCMOS25_DCI например), а резисторы - никак, они ставятся уже в HyperLynx и учитываются как идеальные сопротивления.

Hyperlinx может и без геометрии - можно задавать упрощенную модель трассы в виде линии передачи с длиной и волновым сопротивлением.

С GTL - конечно, да, унифИкция может получиться.
Впрочем, проводники шины должны вроде быть прямыми с отводами под BGA.
Согласование (делители из резисторов) размещается по краям трасс шины вместе с источниками напряжения питания делителя. Тут вроде и трассировать нечего.

Мне и из LVCMOS чуть шину не нарисовали в 5 см отводами, а саму шину - в стороне от ПЛИС. Еле отбился.

Но за острастку спасибо.

Пропускная способность LVCMOS явно недостаточна, PCI Express 8x даст нам до 4 ГБ/сек, а шина 64 бит максимум, 100 МГц - не потянет. Место узкое. И звенит всё без согласования.
А если будут установлены микросхемы с максимальной логической емкостью - будет еще хуже.

Как я понимаю, параллельные шины вообще отжили свое именно из-за всего этого. В моей старой конторе в такой ситуации скорее сделали бы пакетную передачу через небольшие шины с LVDS - двунаправленные каналы точка-точка. Но это как-то уж специфично для конкретного приложения.

Делать гигабитные последовательные интерфейсы на плате - следующий этап унификции.

Ладно, подожду результатов размещения деталей на плате.

Может, правда ваша. Только вот вы можете потом на реальной плате не смочь получить даже близко такое сопротивление, на какое заложились в упрощенной модели. То есть заложитесь на 25, а в реалии будет 70 например.

Нестыковочка: человек, который нарисовал LVCMOS c пятисантиметровами отводами будет не в состоянии развести работоспособный GTLP скорее всего. А вообще я только сейчас уловил, что вы хотите общую шину. Ой вы намаетесь, хоть и скорость невелика. Я в свое время делал шину на 4 агентов: процессор, SDRAM, flash и ПЛИС. Я ее конечно развел шиной (полукольцом), без звезд, но замаялся помню нереально.

Посмотрите тогда лучше HSTL/SSTL стандарты. Их на небольшое расстояние да с DCI абсолютно реально сделать без резисторов мегагерц на 300-400 наверное.