К Virtex5 подключены 4 чипа MT47H64M16HR. С правилами трассировки шыны данных вопросов нет, а вот как быть с шиной адреса и управляющими сигналами? Как правильно их развести?

Частота тактирования DDR какая ожидается? Полагаем, что DDR-2, значит от 200МГц. А тут уже надо смотреть какое окно обеспечивается для линий адреса/управляющих. Для 200+ МГц и 4-х чипов трассировка daisy-chain уже может не работать, скорее всего придется делать balanced-tree - когда цепь в опреленной точке разветвляется на две абсолютно симметричных ветви, а потом каждая ветвь также делится на две симметричных. Все это хорошо бы предварительно помоделировать в HyperLynx (там есть режимчик
специальный - в графическом редакторе накидать цепей). Для Virtex я трассировку не делал, но для ряда процессоров - приходилось, обычно выбирался вариант дерева - практически получалось все OK. Еще вариант - трассировать адреса/управляющие как удобно (кроме CKE) и использовать память в режиме 2T. Будет медленней работать, но с трассировкой работы поменьше - тем более в PCAD-е.

Примерно понял, вот тут на 7 стр. про “TREE” говорится как это должно примерно выглядеть. http://download.micron.com/pdf/technotes/ddr2/TN4720.pdf
А можно ли в спектре задать данные правила трассировки? или быстрее вручную будет сделать?

Да, деревом там удобней всего трассировать. Собственно по другому очень тяжело даже придумать. Полного дерева соблюдать тоже не обязательно, достаточно разветвить по центру. Просто скорость адресов/команд значительно меньше данных/клоков.
Вот как это может выглядеть:

[attachment=29254:Image_1_.jpg]

Ну и вручную это будет конечно быстрее. Можно и в Спекктре, но все равно водить руками, ибо описывать КАК это должно лежать тяжело. А в ПКАДе достаточно быстро получается.

У Вас дерево имеет только одно разветвление, одна ветвь на 1 и 2 чип, вторая на 3 и 4. Получившиеся ветви не надо ещё разбивать?

Не надо.

Надо ли ещё равнять всю шину данных или выравнивание необходимо только в нутри каждого байта? И какой длинны должен быть клок? Равнять его по длинне шины адреса?

По рекомендациям - внутри байта. Но реально и равнять не надо. Если не делать там петель, а их тяжело сделать когда чипы рядом стоят, то разброс длин сам укладывается в допустимый. А клок желательно делать не короче самой длинной линии данных.

А какой допустимый разброс?

А вот не скажу точно Не помню Но каждый производитель, который пишет на эту тему аппноты для своих чипов, указывает свои пожелания на этот счет. Исходите из длительности данных (2500 пс/бит для ДДР2-400) и задержки в линии передачи (~60 пс/см).

Что то у нас MIG такую ерунду нагенерил.... Можно ли вручную пересвопировать на плисине ноги шины адреса между собой и ноги шины данных (только внутри каждого слова разумеется)?а то мне уже и 6 сигнальных слоёв мало, все проводники к плисине както запутанно подключены.

Сообщение отредактировал Obstinate - Feb 5 2009, 19:27

Ну так на то она и ПЛИСина что бы ее свапить. ИМХО.
Только это на саму ПЛИСину надо смотреть. У нее контролер памяти интегрированый или Вы его сами строите?

ДДР 333 выравнивал так:
данные в пределах байта 100mils
остальное 1000mils
данные и адрес тоже 1000
клок 50mils

ДДР2 400
данные в пределах байта 80mils
остальное +/-400mils
данные и адрес тоже +/-400mils
клок 50mils

Неплохо SI по памяти описано в доке на ML561
h**p://www.xilinx.com/support/documentation/ml561.htm


Нужно.


В шестых спартанах обещают, пока хардварных контр. памяти нет у ксилинкса.

вот что получилось:

А можно увидеть всю плату? Желательно в Pcad2002, но и в 2006 сойдёт.