Здравствуйте.

Есть платы - со 2-м(50-ка) и с 3-м циклоном (20-ка).
Плата с 3-м циклонам сделана как по рефдизайнам - VCCIO лапы - по кондёру, ядро - по 2 кондёра ну и так далее. Как показали месяцы рабоы - работает без сбоев. Если же делать похожий дизайн на 2-м циклоне - начинаются чюдеса - заходит одно - выходит другое.

Плата же с 2-м циклонам делалась видимо не по реф дизайнам - VCCIO с 1-6,8 запитаны 3.3в - имеют 42 пина и на всё про всё 24 кондёра. VCCIO 7 имеет 2.5в питания и нету кондёров. Ядро имеет 41 пин - кондёров насчитал 16. Кондёры - 10nf~100nF, тантала нету вообсче. VCCA_PLL - вообсче подведён 1-м сплошным вайром - и на все 4 лапы у него только 2 х 10nf и 2 х 100nF, бусинок нету..
При чём что интересно - проверял на 2-х прожектах - 1-й 3к лутов, 2-й 5к с копейками - на 2-м чудес больше гораздо..

Так вот меня мучают смутные сомнения что как раз из-за такой "качественной" обвязки 2-го циклона и появляются чудеса.
Хотелось бы услышать коментарии бывалых - кто сталкивался с проблемами обвязки
Потому как я всегда делал как по рефдизайнам и у меня не было таких траблов , а тут уже готовая плата

если юзаете PLL, возможны баги. тут лучше с бусинками


если не сильно нагружены, проблем не должно быть.


вот тут надо посмотреть как развелось. проверьте задержки, может, дело в самом проекте.

Старый - на 3к лутов проглядывал - мне его времянки не понравились и 3-х стабильная шина внутри чипа и прямой выпуск её наружу - потому переделывал. Счас всё разделено и выглядит в модельсиме красиво, а вот если выводить сигналы с внутренностей чипа то на симуляции показывает одно а в реале на осциле - другое..
На счёт как лягло - да нормально лягло - свой прожект лично по времянкам проверял, уйму времени потратил - по кишкам всё сам облазил и обсмотрел поведения сигналов...

Всё же меня смущает отсутствие керамики и тантала в нужном кол-ве... Вот тут бы узнать как уменьшение их числа (особенно на ядре их очень мало и нету бусинок и тантала) может влиять - в каком нибудь виде желательно..

А скоп приличный есть? Может просто встать на питание и просто посмотреть? Питание PLL, может можно как-то разрезать и поставить в разрыв хотя бы резистор? (я не совсем понял как именно разведено оно)

Осцил есть, но посмотреть питание прямо возле лап не могу - оно под топом полигонами.. Счас в принципе что нить попробуем..
На счёт плл - зачем его резать я понял но зачем там резистор ? На счёт трассировки - ну в рефдесе - для каждой лапы бусина и пачка кондёров - а тут только пачка кондёров с 4-х штук (10/100 нф) на всех..

В реале на осциллографе красиво выглядит? Стабильно?
Значит и бусинки не причем.

2 sazh - на осциле не смотрел уровни помех - ужал чтоб было видно 2 сигнала на экране и смотрел времянки и какой сигнал взводится а какой должен - в результате иногда проскакивали данне которые не должны проскакивать.

Как то после недели ползания по кристалу и выискивания блох начал подозревать почему то именно питание...

Бусинка только для PLL по сути важна. Если можно так разрезать дорожку чтобы поставить бусинку (или хотя бы резистор) между цифровым питанием и конденсаторов которые к PLL подключаются, то нужно попробовать сделать. А в чем сбои? Выведете клок с PLL наружу и посмотрите его скопом. Может там и не так страшно вовсе.

Сбои собсно заключаются вот в чём(опишу детально раз у ж попросили ):
я вижу как на лапу заходят мои правильные данные. Дальше смотрю после fast_input_register - тоже всё нормально, а вот если смотреть на выходе (там есчё логика стоит относительно простенькая) - их нет ( смотрю опять же с лап), выводил наружу в реальном девайсе выходы поэтапно - то есть по прохождениям pipeline - иногда теряются, там как раз в этом месте по проверке условия смотрится и подставляется другое число далее на pipeline. Убирал эти подстановки - иногда всё равно выдаются данне которые должны писаться не в этом цикле....
На симуляции есть возможность посмотреть кишковые сигналы - потому я смотрел их и смотрел то, что я буду выводить в реальном железе, ну и в реальной плате видел совсем другое.

Там даже делал синхронизацию от конца конфигурирования и смотрел на пакеты что выдаются - тоже были сбои в том что выходило с плисины на первых пакетах - то есть тут уже ну никак не должно было быть разногласия..

Тут выцЫганил доку по обвязке, правда виртекса 4-го но всё же - так вот мой случай вообсче получается за границами разумного... То собсно всё встаёт потихоньку на свои места.

Вот  ug072_FPGA_capacitor.pdf ( 584.18 килобайт ) Кол-во скачиваний: 885
- вдруг кто тоже будет иметь "счастие" возиться с похожей платой

А что питание. Посмотрите прямо на вторичных источниках. У импульсных вообще проблем быть не должно. И не было.
Я встречал умельцев, у которых вообще без фильтрующих крнденсаторов все работало. Обычно на 100 ног 4 кондюра по каждому вторичному питанию. И дроссель вместо бусинки - какие проблемы.
Нет никакой разницы на чем проект - на 1 или 2 циклоне.

знакомое дело, с подобным маялся месяц. От сборки к сборке проект то работал, то нет. Проект полностью синхронный, сбои проявлялись как переполнение фильтров, которые переполняться не могут в принципе!!!
возникало при превышении определенного процента занятости кристалла. В итоге поймал не рабочий момент, зашил в точно такую же плату и там все заработало как по Т.З.

Вряд ли это питание, скорее всего земля. У меня был виноват непропай земляных шаров корпуса. Сняли, поставили заново и о чудо все заработало.
Скорее всего некоторым лцеллам не хватает земли, и они начинают сбоить.

В обсчем первые муравъи вылазить начали - источник питания не дотягивал до 3.3.... Выдаёт 2.8- 2.9 (там эта гадость жрёт 10 ампер в куче, потому не удивительно что так упало, хотя вроде как п одокументации на этот БП не должно.. кЕтай опять блин..)
Так как в дизайне не только мой циклон2 а есчё много чего + аналог , а ему нельзя быть не 3.3 для полноценной правильной работы дЫвайса, то начинаем пересаживать новые органы ему

Видно понеслась....